一種基于DAC34H84芯片的數(shù)字BPSK射頻信號源

海阿靜 辛國亮

摘 要：該文簡要介紹了一種基于DDS芯片DAC34H84的短波數(shù)字BPSK射頻信號源，該數(shù)字信號源可以產(chǎn)生2～30 MHz內(nèi)的M序列碼、巴克碼、自定義二進(jìn)制碼的BPSK調(diào)制信號。該文詳細(xì)描述了BPSK調(diào)制原理和DDS芯片DAC34H84的技術(shù)特點，并闡述了該數(shù)字信號源FPGA+DSP架構(gòu)的設(shè)計原理和具體編程實現(xiàn)方式，最后給出了部分該信號源的實際測試輸出結(jié)果。該信號源具有信號輸出形式設(shè)置靈活、性能優(yōu)越等特點，可廣泛用于基于軟件無線電體制的電離層短波信道探測設(shè)備中。

關(guān)鍵詞：DAC34H84 BPSK 軟件無線電 短波信道探測

中圖分類號：TN74 文獻(xiàn)標(biāo)識碼：A 文章編號：1672-3791（2015）12（a）-0003-04

Abstract：The article introduces a shortwave digital BPSK RF signal generator made by DAC34H84 DDS chip， which can generate BPSK RF signal modulate by M serial code， Barker code， binary code in 2～30MHz frequency range. This article describes the BPSK theory and technique feature of the DAC 34H 84 chip， and describes the design principle and implementing program method， and shows some output results graphically. This generator specializes at agility operation and predominant performance. It can be used in ionoshperic shortwave channel detectiondevice based on software defined radio system.

Key Words：DAC34H84；BPSK；Software defined radio；Shortwave channel detection

依靠電離層反射的短波通信具有通信距離遠(yuǎn)、設(shè)備簡單、機動靈活等優(yōu)點，被廣泛應(yīng)用于遠(yuǎn)距離通信。為保證通信質(zhì)量需要實時監(jiān)測通信信道，選擇最佳通信頻率。短波信道探測通常通過收—發(fā)一系列探測頻率來測試通信信道的多徑時延、多普勒頻移等特征參數(shù)。相位編碼（BPSK）信號是短波信道探測中一種常用的信號形式，BPSK信號的時寬τ=PT，等效帶寬B=1/T，其脈沖壓縮比D=τB=PT×1/T=P。在不增加單脈沖寬度的前提下，通過相位編碼技術(shù)，延長載波信號發(fā)射時間，加大發(fā)射信號能量，獲得高接收信噪比。短波信道探測中常用的基帶調(diào)制碼有M序列、巴克碼、互補碼等。該文旨在設(shè)計一種基于DDS芯片和FPGA芯片的數(shù)字短波BPSK射頻信號源，充分利用FPGA的可編程靈活性能和DDS的優(yōu)良射頻輸出性能，合理分配兩者的功能，實現(xiàn)一款小型、靈活的單板數(shù)字射頻信號源。

1 BPSK原理

相移鍵控（Phase Shift Keying， PSK）[1-4]，它是受鍵控的載波相位按數(shù)字基帶脈沖的規(guī)律而改變的一種數(shù)字調(diào)制方式。這種以載波的不同相位直接表示相應(yīng)數(shù)字信息的相位鍵控，通常被稱為絕對移相方式。當(dāng)基帶信號為二進(jìn)制數(shù)字脈沖序列時，所得到的相位鍵控信號為二進(jìn)制相位鍵控，即BPSK，它的表達(dá)式為：

2 系統(tǒng)設(shè)計

2.1 DAC34H84芯片簡介

DAC34H84是德州儀器（Texas Instruments）最新推出的數(shù)據(jù)速率高達(dá)1.25 GSPS的四通道16位模數(shù)轉(zhuǎn)換芯片。DAC3484 的功能框圖如下圖2所示，主要模塊單元有：高性能鎖相環(huán)、高速數(shù)據(jù)輸入輸出緩沖區(qū)、數(shù)字壓控振蕩器、FIR濾波器、SPI控制接口、輸出幅度控制單元。芯片封裝尺寸為9 mm×9 mm，它的超低功耗（1.2 W）使系統(tǒng)的熱設(shè)計大大的簡化，是目前業(yè)界功耗最低的4通道1.25 G 采樣的DAC。同時它支持DPD（數(shù)字預(yù)失真）發(fā)射系統(tǒng)要求的大帶寬多天線無線通信標(biāo)準(zhǔn)。DAC34H84的關(guān)鍵特性和優(yōu)勢有：

（1）片上32位NCO（數(shù)控振蕩器），可用于復(fù)雜調(diào)制方案；

（2）片上Coarse Mixer調(diào)制，可用于簡單調(diào)制方案；

（3）可選擇2x、4x、8x和16x倍插值，截止點衰減優(yōu)于90 dBc；

（4）時間交錯式32位LVDS接口，數(shù)據(jù)速率高達(dá)625 MSPS；

（5）8位深度FIFO（先進(jìn)先出）存儲器，大大降低了對數(shù)據(jù)時鐘和數(shù)據(jù)時鐘同步的要求；

（6）片上支持多DAC同步；

（7）高性能，低抖動時鐘PLL功能；

（8）特有的Group Delay調(diào)整功能；

（9）差分可選擇輸出能力：10 ～30 mA。

2.2 原理框圖

該文設(shè)計思路是基于軟件無線電的架構(gòu)方式，射頻信號的相位調(diào)制在數(shù)字域?qū)崿F(xiàn)，調(diào)制射頻數(shù)據(jù)通過DDS芯片直接轉(zhuǎn)化為射頻信號輸出。系統(tǒng)設(shè)計原理框圖如圖2所示。系統(tǒng)采用FPGA+DDS芯片的實現(xiàn)方式，F(xiàn)PGA芯片負(fù)責(zé)處理邏輯控制接口和射頻信號數(shù)字調(diào)制；控制電路負(fù)責(zé)接收上位機的控制參數(shù)，并根據(jù)參數(shù)配置DDS芯片和通知FPGA調(diào)制信號的頻率和基帶信號參數(shù)信息； DDS芯片負(fù)責(zé)BPSK射頻信號輸出；時鐘電路由固定參考時鐘倍頻、分配產(chǎn)生各器件的工作時鐘。

2.3 實現(xiàn)過程

為實現(xiàn)DDS芯片各通道獨立參數(shù)（輸出信號的頻率、相位、幅度）可控，并保證在同一基準(zhǔn)同步脈沖下各通道輸出一致，設(shè)置DAC34H84 DDS芯片關(guān)閉NCO混頻器功能，利用該芯片自帶的FIFO存儲器，F(xiàn)IFO數(shù)據(jù)寫入與讀取采用雙同步方式，使用外部數(shù)據(jù)輸入方式，將預(yù)先設(shè)置的頻率信息轉(zhuǎn)換成數(shù)字射頻BPSK數(shù)據(jù)，DDS芯片直接輸出該射頻信息，產(chǎn)生輸出射頻信號，并保證輸出射頻信號的頻譜質(zhì)量。

為保證FPGA與DDS芯片的數(shù)據(jù)通信，通過FPGA輸出控制和設(shè)置時鐘分配芯片參數(shù)，保證DDS芯片的數(shù)據(jù)數(shù)據(jù)輸入時鐘、參考工作時鐘及射頻數(shù)據(jù)更新時鐘三者時序協(xié)調(diào)一致。其中射頻數(shù)據(jù)更新時鐘fOSTR與DDS參考工作時鐘fDAC系為：

控制電路上電后實時接收上位機的控制參數(shù)，控制參數(shù)內(nèi)容主要有：射頻信號輸出的頻率、幅度和相位信息，調(diào)制信號的位數(shù)、碼的表示方式（16進(jìn)制）及每個碼元所持續(xù)時間，輸出射頻信號頻率點數(shù)及每頻點重復(fù)輸出次數(shù)。控制電路根據(jù)這些參數(shù)初始化配置DAC34H84的控制寄存器，編程設(shè)計采用C語言，設(shè)置函數(shù)主要有：

其控制電路初始化控制寄存器后，進(jìn)入等待中斷信號狀態(tài)，一旦檢測到FPGA芯片通過換頻脈沖觸發(fā)的中斷信號，就將本次輸出信號的相關(guān)參數(shù)信息寫入FPGA存儲器中，F(xiàn)PGA芯片根據(jù)其中的調(diào)制信號信息和載波信息進(jìn)行BPSK數(shù)字調(diào)制。通過計算出每個碼元對應(yīng)的時鐘周期數(shù)，選擇當(dāng)前時鐘下的碼元數(shù)字形式（0或者1），對應(yīng)載波信號相位的反轉(zhuǎn)關(guān)系，產(chǎn)生當(dāng)前時鐘周期下的射頻調(diào)制數(shù)字?jǐn)?shù)據(jù)（二進(jìn)制補碼形式）。在同步脈沖觸發(fā)下，F(xiàn)PGA芯片將射頻調(diào)制數(shù)字?jǐn)?shù)據(jù)通過數(shù)據(jù)更新時鐘實時發(fā)送至DAC34H84芯片，并使能該芯片。該芯片直接數(shù)據(jù)射頻調(diào)制信號。FPGA編程采用Verlog語言，程序流程如下圖所示。

2.4 輸出結(jié)果

該射頻信號源最終實現(xiàn)為一單板6U標(biāo)準(zhǔn)CPCI總線板卡，適用于通用的CPCI總線機箱。該射頻信號源具有四通道獨立輸出功能；輸出射頻載波頻率范圍為2～30 MHz的短波頻段，且在該頻段內(nèi)可實現(xiàn)BPSK調(diào)制的多比特或單比特基帶信號；其通頻帶內(nèi)的射頻輸出信號幅度誤差<0.1 dB；射頻信號的諧波、雜散指標(biāo)都優(yōu)于60 dBc。通過外部觸發(fā)信號的同步，該信號源可實現(xiàn)固定頻率步進(jìn)的線性掃頻，滿足電離層研究中整個短波通頻帶探測的需求。下圖為該射頻信號源輸出通過示波器觀察的結(jié)果。

3 結(jié)語

該文設(shè)計的基于DAC34H84的數(shù)字BPSK射頻信號源采用軟件無線電設(shè)計理念，信號輸出形式靈活多變，既可做單頻載波信號源，也可作為任意碼元數(shù)相位調(diào)制信號源，還可以根據(jù)觸發(fā)同步脈沖做掃頻信號源，并且具有優(yōu)越的射頻性能指標(biāo)。整個板卡設(shè)計為6UCPCI總線結(jié)構(gòu)，通用性強，特別適合作為短波信道探測設(shè)備使用，方便開展不同電離層條件下不同信號形式的信道探測試驗。

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