一種減小VDMOS反向傳輸電容的新結構

摘 要：利用高能離子注入與JFET注入結合的技術，設計了一款可以減小反向傳輸電容的P阱深結新型結構VDMOS器件。深結擴散提高了器件的擊穿電壓和穩定性，更短的柵極減小了形成反向傳輸電容的有效多晶硅柵長度，電容面積的減小從而降低了VDMOS的反向傳輸電容，同時優化JFET注入來解決由深結導致導通電阻增加的矛盾，采用 A T H EN A和 A T LA S工具對器件參數仿真優化。芯片流片測試結果表明這種新型結構能有效減小VDMOS的反向傳輸電容、提高開關速度和動態性能。

關鍵詞：VDMOS；深結；高能離子注入；反向傳輸電容

引言：功率垂直雙擴散金屬氧化物場效應晶體管（VDMOS）比雙極型功率器件開關速度高、輸入電阻高、驅動電流小、頻率特性好，已廣泛應用于高頻功率電子技術領域[1]。VDMOS的主要作用之一是在開關電源中作為開關器件提高系統工作頻率，開關電源的工作頻率的提高可以有效較少電源體積和重量，同時降低開關損耗。但提高開關工作頻率則要求VDMOS有快的開關速度，而VDMOS的開關速度主要是由它的本征電容和寄生電容決定[2][3]。電容的充放電過程是限制其開關速度的主要因素，尤其是反向傳輸電容，它的米勒效應對器件的開關特性有著重要的影響，對開關速度起支配作用。因此在VDMOS設計中減少反向傳輸電容就顯得格外重要。

為減小反向轉換電容，研究學者提出了一些VDMOS結構。文獻提出在VDMOS中間區域斷開多晶硅，同時在斷開處注入P型區，改變VDMOS柵極下耗盡區的形狀，然而這種做法需要增加工序和精確嚴格的工藝控制，比較復雜也提高了芯片成本。文獻報道用二氧化硅將柵極多晶硅從中分成兩部分然后在氧化層正下方的外延中注入一層與外延相同的高濃度雜質，這種做法降低了柵電荷，然而增加了導通電阻。因而對于高壓高頻VDMOS解決寄生電容、導通電阻和器件耐壓三者的矛盾，目前還是設計上的一個難點。

本文提出一個新的VDMOS結構，降低了反向傳輸電容，優化導通電阻，同時提高耐壓穩定性。首先介紹了反向傳輸電容減少原理；其次設計了新結構VDMOS，并對參數優化仿真；最后對流片制造出的新器件進行相關電特性測試。

二、器件設計與仿真

基于上述理論分析，本文采用高能量離子注入的方法，將P阱擴散為深結，獲得短柵結構，減小了多晶硅柵長度，那么對形成反向傳輸電容起作用的有效多晶硅柵的長度也會減小，在相等柵極寬度（W）下Cgd （ox） 和Cdg （dep ）的電容面積減小，則Cgd （ox） 和Cdg （dep ）都減小，因此，反向傳輸電容Cdg大大降低。本文選用耐壓為600V級別的傳統VDMOS結構器件基礎上設計新器件，其結構剖面圖如圖2所示。

圖2 新VDMOS結構

（一）P阱結深的影響。P阱結的深度對器件耐壓、導通電阻、元胞間距都會有影響。高能離子注入的橫向擴散比普通離子注入明顯，因此在獲得同等有效溝道長度（即有效柵極）的情況下，可以將多晶硅長度做的更小，這樣元胞面積也可以減小，芯片利用率提高，從而降低器件制造成本。為了防止橫向擴散過大，導致元胞重疊JFET區域消失，需要選擇適當的P阱注入窗口和退火條件，在不改變其他參數的基礎上，本文P阱注入窗口選為2um，通過改變P阱注入的時間長短來獲得不同深度的P阱結深，注入時間則越長P阱越深，采用ATHENA （工藝模擬）和ATLAS（器件模擬）工具進行仿真，仿真得到結果如表1所示。

表1 P阱結深的影響仿真結果

從理論上分析，P阱結越深，元胞間距（cell spacing）則越小，當漏極加偏壓后，P阱/N-外延耗盡區將迅速連起來類似于平面結，使得器件耐壓比較理想而且穩定，表1的仿真結果也很好的驗證了這點。但是單元間距減小會使的JFET效應增強[8]，導致JFET區的電阻急劇增大，影響了器件的驅動能力，即表1中顯示導通電阻偏大，所以需要對cell spacing進行優化仿真。

（二）優化JFET離子注入。通過JFET的離子注入可以改善導通電阻的特性，根據表1選取P阱離子注入濃度為5E14cm-2 ，退火為1200℃ 100min N2/LwO2的條件下。選用不同濃度的JEFT離子注入，仿真結果如表2所示。從表2中也可以看出，JFET離子注入越大，可以更有效的降低導通電阻，但一定程度也會影響到器件耐壓值，綜合考慮最終選取JFET注入時的濃度為2E12cm-2。

表2 JFET離子注入的影響仿真結果

（三）有源區注入窗口（ LW）、柵極長度（LP）的優化。當元胞（cell）長度、面積、各摻雜濃度相同的情況下，影響耐壓的參數主要是有源區的注入窗口[9][10]（LW）、柵長（LP），對LW、LP的不同參數優化組合仿真結果如表3所示。從結果中分析，由于P阱的注入窗口寬度2um不變，其橫向擴散也不變，所以cell

spacing沒變，導通電阻也沒變。選取LW =5.8um， LP = 5.2um時器件耐壓最大。

表3 LW、LP優化結果

（四）工藝流程與模擬仿真。主要工藝流程設計如下：

圖3 VDMOS主要工藝

模擬 VDMOS基本工藝和器件結構參數設計如下：N+襯底為電阻率0.01歐姆，N-外延層摻雜濃度為2.19E14cm-2，厚度為52um；JFET注入離子濃度為3E12 cm-2，P阱離子注入濃度為5E14cm-2，在500keV能量下注入，且退火條件為退火條件1200℃ 100min N2/LwO2，P阱深結擴散為結深6um；LW =

5.8um、LP = 5.2um，N+有源區或N+漏區的離子注入濃度

5E16 cm-2，N+有源區或N+漏區的結深為0.5um。

圖4 擊穿電壓仿真對比結果 圖5 柵電荷仿真曲線

通過TCAD Silvaco軟件進行仿真，并與傳統模擬結果進行對比，擊穿電壓仿真對比結果如圖4所示，其中紅色為新結構曲線，綠色為傳統結構曲線，新器件的BVDSS=708V，而傳統

BVDSS=686，說明新器件耐壓更理想。柵極電荷仿真結果對比如圖5所示，曲線中間水平線段的長度表示QGD的大小，從圖中可以清楚地看出新結構器件的密勒電容遠小于傳統器件的密勒電容。

三、實驗流片測試與分析

基于上述VDMOS器件的結構以及工藝參數，該芯片在福順微電子公司進行初次流片與測試，版圖設計如圖所示。

圖6 新VDMOS版圖

對器件進行顯微拍照得到SEM圖，如圖所示，從SEM圖可以看出新器件的cell pitch為11um，其中有源區注入窗口寬度LW≈5.86um，柵長LP≈5.14um；P阱結深約5.77um，為深結擴散，在柵下的橫向擴散僅為2.6um左右。

圖7 新器件SEM圖

對新VDMOS器件的擊穿電壓特性進行測試，結果如圖8所示，擊穿電壓達到700左右，符合理論設計。導通電阻測試結果如圖9所示，VGS=10V，ID=6.5時候，導通電阻只有0.33歐姆，是非常小的了。反向輸出電容測試如圖10所示，在VDS=

25 V， VGS= 0V， f = 1MHz測得反向輸出電容（Crss）為8PF，比改進前的傳統器件（反向傳輸電容為13PF）降低了33.3%。目前市場上主流耐壓600V級別的VDMOS傳輸電容普遍在11PF-25PF，可見本文提出的方法可以很好的降低VDMOS的方向傳輸電容，同時不影響耐壓和導通電阻的特性。

圖8 導通電阻測試結果 圖9電容測試結果

四、結論

本文提出一種高能離子注入形成深結P阱的VDMOS器件新結構，獲得短柵從而減小了反向傳輸電容，同時采用JFET注入的方法來解決導通電阻增加的矛盾，用TCAD軟件對元胞間距、LW、LP參數進行優化仿真。流片測試驗證了理論分析的正確性，測試結果表明反向傳輸電容只有8PF，與傳統VDMOS結構（13PF）相比大大降低了，提高VDMOS器件的開關速度。從測試圖形中可以看出，在參數優化的條件下，器件結構不僅具有較為理想的高擊穿電壓，而且其導通電阻比較低，可見該器件具有廣闊的應用前景。

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