一種基于FPGA的開關中值濾波算法研究

丁繼生,衛　偉,楊依忠,解光軍

(合肥工業大學 電子科學與應用物理學院,安徽 合肥　230009)

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一種基于FPGA的開關中值濾波算法研究

丁繼生,衛偉,楊依忠,解光軍

(合肥工業大學 電子科學與應用物理學院,安徽 合肥230009)

摘要:去除噪聲是數字圖像處理過程中的一個重要問題,對實時性要求高的系統而言,還要有足夠的速度。文章基于現場可編程門陣列(field-programmable gate array,FPGA)處理圖像并行特性,提出了一種適宜于FPGA實現的開關中值濾波算法,該算法利用求中值過程中計算所得的極值,通過比較極值起到開關作用;設計了開關中值濾波器的硬件架構,并對其進行仿真、分析和說明。Matlab仿真結果表明,該算法可以有效地去除圖像的椒鹽噪聲,能更好地保護圖像細節。

關鍵詞:圖像處理;實時處理;中值濾波;現場可編程門陣列;去噪

0引言

數字圖像在形成、傳輸、接收和處理過程中不可避免地存在一定程度的噪聲干擾,故去除噪聲并恢復原始圖像是圖像處理的一項基本任務[1-2]。中值濾波是一種非線性空間濾波,具有良好的濾除椒鹽脈沖噪聲的能力,廣泛應用于語音、通訊及圖像處理等高速實時系統領域[3-5]。為了提高速度以及濾波具有更好的效果,快速中值濾波算法成為研究的重點。文獻[6]提出一種基于均值查找的快速中值濾波算法,該算法通過計算均值來減少待排序的像素點數目,從而減少排序算法的計算量,并以均值為分界點的判別依據,該算法在理論上比傳統算法的效率提高了1倍,但運用了迭代運算和求取均值,增加了算法的復雜度。文獻[7-8]提出了快速中值濾波算法，并利用相鄰窗口間的相關信息來提高排序運算的速度,但是這類方法的前提是前后2次中值濾波的窗口存在大量重疊區域。對于很多自適應中值濾波算法[9],其濾波窗口的形狀、大小以及位置都在改變,因此這類對濾波窗口加以限制的算法,在實際運用中具有很多局限性。文獻[10]提出一種基于灰色關聯度的圖像自適應中值濾波算法,該算法可以根據圖像像素之間的相似程度自適應地調整濾波加權系數,從而達到濾波效果,但該算法需要計算圖像像素之間相似程度,涉及的計算量大,不適宜現場可編程門陣列(field-programmable gate array,FPGA)實現。

本文研究了幾種改進的中值濾波算法,在此基礎上提出了基于FPGA 的開關中值濾波算法,結合FPGA硬件實現的并行特點,利用求中值過程中計算所得的極值來判斷該點是否為噪聲點,以達到去噪的目的,并給出基于FPGA 的濾波器總體結構設計方案。

1中值濾波算法

1.1中值濾波原理

中值濾波是一種常用的圖像去噪方法,也是一種非線性低通濾波。其原理是先確定以某個像素為中心的領域,該領域可以是圓形或者正方形區域,通常該區域所有像素點總數是奇數,一般為N×N方陣(N為奇數),以其中心點滑動過一幅圖像的方式進行操作。中值濾波公式如下:

g(x,y)=median{f(x-i,y-j)}，

(1)

其中,f(x,y)和g(x,y)分別為在(x,y)點中值濾波前后的灰度值;S為中值濾波模板,本文以3×3為例,對該算法簡要說明。

一般快速中值濾波算法的處理步驟如圖1所示。

圖1　一般快速中值濾波算法流程

本文采用排除法來求中值輸出,對窗口內的9 個像素點，可以看出：最小值中的最小值即為 9 個點值的最小值,最大值中的最大值即為 9 個點值的最大值;中值中的最大值至少大于 5 個點值,即本列最小值、其他2列的中值和最小值,同理中值中的最小值至少小于 5 個點值。最大值中的中值至少大于 5 個點值,即本列的中值和最小值、最大值中的最小值和該列其他2個值,同理最小值中的中值至少小于 5 個點值;最后可能為中值輸出的只有max of min、min of max和mid of mid,對這3個值進行比較得到median值,即為 9 個點值的中值。中值濾波中的比較器可以用偽代碼表示，具體如下:

if(d1>d2)if(r1>d3)if(r2>r3)

beginbeginbegin

r1=d1;max=r1;mid=r2;

r2=d2;r3=d3; min=r3;

endendend

else else else

beginbeginbegin

r1=d2;max=d3;mid=r3;

r2=d1;r3=r1; min=r2;

endendend

1.2開關中值濾波

由經驗可知,自然圖像相鄰點之間點存在著很大的相關性,某一點的灰度值與周圍點的灰度值非常接近,除了孤立點(一般認為是噪聲)外,即使在圖像邊緣部分也如此。在圖像中,如果一個像素點的值遠大于或遠小于其鄰域的值,說明該像素點與其鄰域的相關性很小,則該點很可能是被噪聲污染了；否則,如果其值與鄰近的值接近,就應該是有效的信號點。

由上述分析可知,本文給出的噪聲N與信號S的判別標準如下:在一幅圖像中,如果某點的灰度值是其鄰域的最大或最小值,那么該點為噪聲;反之,則為信號。即

(2)

設yij表示輸出圖像,則本文提出的去噪方法可表示為:

(3)

其中,min(W[xi,j])為對窗口內所有點取最小值;max(W[xi,j])為對窗口內所有點取最大值。

該算法實現非常簡單,本文對每個像素點3×3窗口進行檢測,如果像素點是最大值或最小值,則取中值代替該點的灰度圖,否則對該像素不處理。

2FPGA硬件設計

整體硬件設計中包括3×3模板生成模塊和開關中值濾波模塊2個模塊。原理如圖2所示。

圖2　開關中值濾波原理圖

2.13×3模板生成模塊硬件設計

硬件中圖像信息是以數據流的形式傳輸,1個時鐘周期只能接收或發送1個像素的數據。本文利用先進先出隊列(first input first output,FIFO)緩存可實現在1個周期內同時接收處理3×3矩陣中所有9個數據。當該模塊接收數據時,為了保證每行數據信息同時獲取,可以用2 個FIFO緩存前2行數據,當第3 行數據到來時,將第3 行以及前2個FIFO緩存數據同時取出。接下來只需處理每行的3個數據并同步輸出,只需要對該行3個數據進行分級寄存,經過適當地延時即可,3×3模板產生過程如圖3 所示。

圖3　3×3模板產生過程

2.2開關中值濾波模塊硬件實現及時序設計

由開關中值濾波算法原理可知,該模塊可分為2個小模塊。第1個模塊是將3×3矩陣模板的9個數值求出最大值、最小值和中值;第2個模塊是通過比較極值,判斷是否用中值代替該點灰度。前者核心模塊視圖如圖4a所示,其局部放大圖如圖4b所示。

由圖4可知,該電路由7個三輸入比較器和6個寄存器構成,圖中輸入信號分別是9個像素灰度值、時鐘信號CLK和復位信號iRST-N,電路中每個小模塊為1個三輸入比較器,輸出最大值、最小值和中值,只需在傳統中值濾波模塊中加入6個寄存器,將最大值、最小值以及中值同步輸出,作為下一個比較模塊的輸入。

圖4　中值濾波模塊視圖

中值濾波模塊得到最大值、最小值和中值后,只需要將原像素點灰度圖延遲9個時鐘(中值濾波模塊處理3×3矩陣需要9個時鐘),就可以將所有數據同步送到下個比較模塊中。最后通過比較極值,判斷該點是否為噪聲點。該模塊核心代碼如下:

always @(posedge CLK or negedge iRST-N)

begin

if(!iRST-N)

dataOut <=8'b0;

else

begin

if(P5-9==max||P5-9==min)

dataOut<=median;

else

dataOut<=P5-9;

end

end

傳統中值濾波算法和本文開關中值濾波算法的硬件邏輯資源消耗情況如圖5所示。

圖5　硬件邏輯資源消耗對比

從圖5可以看出,本文算法的邏輯資源消耗比傳統算法多,這些多出的邏輯資源主要是用于比較模塊的設計。

3實驗與仿真

3.1Matlab仿真實驗對比分析

在Matlab環境下,對提出的新算法進行可行性分析,并以峰值信噪比(peak signal to noise ratio,PSNR)作為評價標準。選取512×512的灰度圖像,依次加入5%、10%、20%的椒鹽噪聲,分別采用傳統中值濾波算法和本文算法對圖像進行濾波處理,計算出每種算法的PSNR，結果見表1所列。從表1可以看出,本文算法在傳統算法基礎上有所改進,并且有效提高了PSNR,降低了圖像的均方誤差(mean squared error,MSE)。

表1　不同中值濾波方案的PSNR和MSE

3.2聯機調試

本實驗采用Altera的Stratix IV GX系列EP4SGX230KF40C2芯片,將設計好的開關中值濾波模塊嵌入到實時采集系統中。在調試前先對代碼進行仿真,modelsim對其仿真的結果如圖6所示。

圖6　開關中值濾波模塊的仿真結果

由圖6可以看出,對該模塊輸入9個數據,如果a22屬于最大值或者最小值,輸出結果為9個數值的中值,反之如果a22不是極值,則輸出結果為a22,保持不變,該設計能達到預期功能。本文將設計好的代碼用Quartus軟件下載到FPGA開發板,實時采集濾波前后的圖像，結果如圖7所示。由圖7可以看出,濾波后的圖像明顯比濾波前清晰,椒鹽噪聲基本被濾掉。

圖7　濾波前后的效果對比

4結束語

本文分析了傳統中值濾波器設計中遇到的一些問題,并且闡述了幾種改進算法的優缺點,提出了基于FPGA硬件實現的開關中值濾波算法。本文利用了求中值過程中計算所得的極值來判斷該點是否為噪聲點,極大程度上節約了硬件資源。與軟件處理方法相比,基于FPGA 的開關中值濾波算法不僅適用于高速實時系統,而且結構簡單、延時小、時序固定、可以預見。

[參考文獻]

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(責任編輯閆杏麗)

Research on switching median filtering algorithm based on FPGA

DING Ji-sheng,WEI Wei,YANG Yi-zhong，XIE Guang-jun

(School of Electronic Science and Applied Physics,Hefei University of Technology,Hefei 230009,China)

Abstract:Denoising is an important issue during digital image processing,and high speed is indispensable when real-time characteristic of a system is needed strongly.Based on the parallel characteristic of field-programmable gate array(FPGA)when processing image,a switching median filtering algorithm which is suitable for FPGA implementation is proposed.This algorithm compares extremes which are calculated in the process of seeking the median smartly,and has a role of switching.The hardware structure of switching median filter is designed,and its simulation,analysis and illustration are given.The simulation results on Matlab show that the proposed algorithm can remove pepper salt noise from image effectively and keep the detail of image better.

Key words:digital image processing;real-time processing;median filtering;field-programmable gate array(FPGA);denoising

收稿日期：2015-01-28；修回日期：2015-04-03

基金項目：中央高校基本科研業務費專項資金資助項目(J2014HGXJ0083)

作者簡介：丁繼生(1990-),男,安徽蕪湖人,合肥工業大學碩士生;解光軍(1970-),男,安徽肥西人,博士,合肥工業大學教授,博士生導師.

doi:10.3969/j.issn.1003-5060.2016.04.012

中圖分類號:TP274.2

文獻標識碼：A

文章編號：1003-5060(2016)04-0490-04