基于FPGA的頻率采集電路和邏輯設計

陳奎 孫沛 郭警濤 鄧道杰

摘 要：機載機電系統(tǒng)中頻率采集是機電參數(shù)采集中關鍵技術之一，針對系統(tǒng)頻率采集不準會導致機電系統(tǒng)電源保護、動力系統(tǒng)工作狀態(tài)不穩(wěn)定的情況。本文提出一種新的方法進行系統(tǒng)頻率采集，首先，將被測頻率信號經過E3防護、濾波、限幅、比較等硬件電路進行波形的轉換，其次，在FPGA中對輸入信號進行同步和濾波，最后，使用周期計數(shù)法完成頻率測量。該頻率采集電路和邏輯設計技術具有集成度高、測頻范圍廣、精度高和可靠性高的特點，目前已成功應用于機載產品中。

關鍵詞：頻率采集；同步濾波；周期計數(shù)法測頻

隨著機電綜合的發(fā)展，機電系統(tǒng)對頻率采集的要求越來越高，不僅要采集電源系統(tǒng)的交流電源頻率，還要采集動力系統(tǒng)的發(fā)動機轉速信號的頻率采集。急需研制一種電壓接口范圍廣、采集頻率范圍寬以及抗干擾能力強的高精度頻率采集電路和邏輯設計技術。

傳統(tǒng)的頻率測量電路一般采用模擬電路或處理器直接捕獲的方法實現(xiàn)，這種方法的缺點為：采集精度低、相應周期長，抗干擾能力差以及增大處理器開銷等缺點。

本設計能有效的提高信號采集抗干擾能力、提高采集精度、減小處理器開銷等特點，并具備接口電壓范圍廣、采集頻率范圍寬等特點。

1 頻率采集電路設計

機載機電系統(tǒng)頻率采集電路共分為：E3防護、限幅、濾波、放大、二階濾波、波形轉換等功能模塊。E3防護、限幅和濾波電路如圖1所示，放大、二階濾波和波形轉換電路如圖2所示。

1.1 E3防護電路設計

如圖1所示，在E3防護電路中首先采用兩個瞬態(tài)抑制二極管TVS1、TVS2將正負信號線對地連接，根據(jù)不同的閃電能量要求可以選擇不同功率的瞬態(tài)抑制二極管。當外界有瞬時高電壓時，TVS1、TVS2迅速開啟，對地導通，將能量傳遞到產品外殼，完成對后電路的防護。

在瞬態(tài)抑制二極管后面，分別在輸入信號的正負線上串入電感L1、L2。在輸入信號瞬時突變時，形成“短路”效應，配合瞬態(tài)抑制二極管完成對后級電路的保護。

在電感的后級，分別在輸入信號的正負線對地并聯(lián)兩個不同容值的電容，主要完成高頻干擾信號的能力吸收，防護后級電路。

1.2 限幅和濾波電路設計

如圖1所示，在限幅和濾波電路中首先在頻率信號的正負端對地之間設置兩個兆歐級的電阻R1、R2，通過這兩個電阻將暫時存儲在C1、C2、C3、C4高頻干擾能力釋放掉，避免因能量積累對輸入信號質量產生的影響。

然后分別在頻率信號的正負線上串入千歐級的電阻R3、R4，并在該電阻后配置兩個正反互異的二極管V1、V2。在該設計下，當輸入頻率為正半波時，R3、V2、R4形成回路，二極管V2兩端被限幅到0.7V左右，二極管V1不工作，其余電壓被分壓到電阻R3、R4。當輸入頻率為負半波時，R3、V1、R4形成回路，二極管V1兩端被限幅到-0.7V左右，二極管V2不工作，其余電壓被分壓到電阻R3、R4。

在該電路中R3、R4和C5形成差模濾波電路，截止頻率為：fdiff=1/[2π（（R1+R2）C5）]，其中電阻和電容的值可以根據(jù)需要進行調整。R3、R4、C6、C7形成共模濾波電路，截止頻率為：fcm=1/（2πR3+C6）=1/（2πR4+C7），其中電阻和電容的值可以根據(jù)需要進行調整。

1.3 放大電路設計

如圖2所示，在放大電路的輸入端頻率信號被限幅到-0.7V到+0.7V之間，在該放大電路中采用差分放大器件，放大倍數(shù)設置為12倍，放大后的信號幅值范圍為：-8.4V到+8.4V之間，便于后級對信號處理，其中差分放大器的放大倍數(shù)具備可配置性，可以根據(jù)需要通過設置R5的阻值來設置放大倍數(shù)，以滿足不同的信號處理需求。

1.4 二階濾波電路設計

如圖2所示，在放大電路后級配置二階濾波電路，其中R6、R7、C8、C9、N2構成二階濾波電路，主要完成對放大后的信號進行濾波，截止頻率為：f=1/（2π■，其中R6、R7的阻值相同，C8、C9的容值相同。根據(jù)輸入頻率信號的范圍，選取合適電阻和電容值，配置成不同截止頻率的二階濾波電路，滿足系統(tǒng)設計需求。

1.5 波形轉換電路設計

如圖2所示，在二階濾波電路的后級設置波形轉換電路，其中R9、R10、R11、R12、N3構成波形轉換電路，將輸入的正弦信號轉化方波信號，并通過二極管V3進行限幅，通過電容C11進行濾波處理，將處理后的方波輸入到FPGA中采集。

在該電路中通過電阻R11、R12對VCC進行分壓，將分壓后電壓值作為比較的基準，通過電阻R9、R10對二階濾波后的信號進行分壓處理，再和基準進行比較，通過N3形成方波。在該比較電路中設置了門限比較，該設計能夠過濾掉輸入信號中夾雜的低幅值雜波，避免過零比較電路中出現(xiàn)的信號采集不穩(wěn)定。

2 頻率采集邏輯設計

在FPGA內部，邏輯采用VHDL語言實現(xiàn)，通過周期計數(shù)器的方法完成頻率測量。周期計算法的原理為：利用基頻對被測信號的一個周期進行計數(shù)，得到一個周期內的計數(shù)值，并根據(jù)計數(shù)值計算出被測信號頻率，計算公式為：被測信號頻率等于計數(shù)值和基頻周期的乘積倒數(shù)，也可換算為：基頻時鐘周期除以計數(shù)值的商。計數(shù)值可根據(jù)精度需求配置不同的位數(shù)，一般可設置為16位或32位。

在捕獲被測信號周期時，由于前面采用非過零比較電路，則輸入到FPGA的方波占空比非50%，需要將輸入的頻率信號FRE1200進行二分頻處理，變?yōu)镕RE1200/2信號，并對FRE1200/2信號進行測量，從該信號的上升沿開始計數(shù)，并在高電平內保持計數(shù)，在FRE1200/2信號的下降沿鎖存當前計數(shù)值，完成對被測頻率一個周期的計數(shù)。傳統(tǒng)二分頻的邏輯實現(xiàn)如下：

FRE1200_DIV：process（SYSCLK，RESET_L）

begin

if RESET_L = '0' then

div1200 <= '0' ；

elsif fre1200'event and fre1200 = '1' then

div1200 <= not div1200 ；

end if；

end process FRE1200_DIV；

通過測量發(fā)現(xiàn)，在該邏輯實現(xiàn)中，由于被測頻率信號有時會存在毛刺，該毛刺被邏輯捕獲，被誤判一個頻率周期，導致頻率測試結果不準確，影響采集結果。

為了解決這一問題，在傳統(tǒng)的二分頻邏輯中增加了兩個延時信號，對被測信號的毛刺進行兩次濾波，從而將毛刺消除，確保測頻結果準確，邏輯實現(xiàn)方法如下：

process

begin

wait until SYSCLK'event and SYSCLK

= '1' ；

fre1200_sync0 <= fre1200 ；

fre1200_sync1 <= fre1200_sync0 ；

end process ；

FRE1200_DIV：process（SYSCLK，RESET_L）

begin

if RESET_L = '0' then

div1200 <= '0' ；

elsif SYSCLK'event and SYSCLK = '1' then

if （fre1200_sync0 = '1'） and （fre1200_sync1 = '1'） then

div1200 <= not div1200 ；

end if ；

end if；

end process FRE1200_DIV；

采用優(yōu)化后的邏輯算法有效的解決了信號毛刺對采集精度的影響。

3 結語

本文在從頻率采集的硬件實現(xiàn)和邏輯實現(xiàn)的基礎上，通過對硬件電路設計的優(yōu)化研究，在硬件電路設計中配置了E3防護電路，使該電路具備了放雷電功能；在電路設計中配置了前級濾波、二階濾波等電路，使該電路具備了抗干擾能力；在電路設計中配置了限幅電路，使得該電路具備更寬的電壓接口能力。

目前使用這種集E3防護、抗干擾能力強、電壓接口寬和抗毛刺能力強的頻率采集電路和邏輯設計，已在某重點科研項目中成功運用，同時可以推廣應用到其他領域中。

參考文獻：

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[3] 范啟亮.一種簡易數(shù)字頻率計的設計與實現(xiàn)[J].科技風.2014（20）.

作者簡介：

陳奎（1985-）， 男， 安徽阜陽人，本科，工程師，研究方向：機載機電系統(tǒng)計算機；

孫沛（1984-）， 男，陜西寶雞人， 碩士，工程師，研究方向：機載機電系統(tǒng)計算機；

郭警濤（1981-），男，陜西禮泉人，碩士，工程師，從事計算機測量與控制；鄧道杰（1991-），女，湖北荊門人，碩士，助理工程師，主要從事機載嵌入式設計。