一種CNFET的多位三值比較器設(shè)計(jì)

唐偉童，汪鵬君，王 謙

（寧波大學(xué)電路與系統(tǒng)研究所，浙江寧波 315211）

一種CNFET的多位三值比較器設(shè)計(jì)

唐偉童，汪鵬君，王 謙

（寧波大學(xué)電路與系統(tǒng)研究所，浙江寧波 315211）

針對(duì)三值比較器速度慢和功耗高的問(wèn)題.在研究多值邏輯電路工作原理和比較器電路結(jié)構(gòu)的基礎(chǔ)上，提出一種碳納米場(chǎng)效應(yīng)晶體管的新型多位三值比較器.該電路首先將三值譯碼信號(hào)輸入到比較器中，然后對(duì)比較結(jié)果進(jìn)行編碼轉(zhuǎn)換，最后將各個(gè)模塊組合為多位三值比較器.實(shí)驗(yàn)結(jié)果證明其具有正確的邏輯功能，較快的速度和低功耗特性.

多值邏輯；碳納米場(chǎng)效應(yīng)晶體管；低功耗；比較器；編譯碼

二值比較器是實(shí)現(xiàn)許多電路功能的關(guān)鍵單元:在數(shù)字信號(hào)處理系統(tǒng)中，它是微處理器編解碼運(yùn)算和數(shù)據(jù)處理的基本運(yùn)算器件；在4G移動(dòng)通信系統(tǒng)中，它是提高系統(tǒng)效率和速度的關(guān)鍵器件；在電子應(yīng)用領(lǐng)域，它是集成電路在非線性狀態(tài)下的主要器件；在多輸入多輸出的解碼運(yùn)算中，它是進(jìn)行迭代比較運(yùn)算的核心器件［1］.

傳統(tǒng)的數(shù)字系統(tǒng)以二值邏輯為基礎(chǔ)，所攜帶的信息量少，僅（0，1），而多值邏輯以多值信息量表示，如三值邏輯用（0，1，2）表示3個(gè)信息，增強(qiáng)了單線攜帶信息的能力［2］.三值邏輯系統(tǒng)與二值邏輯系統(tǒng)相比有著顯著的優(yōu)點(diǎn)，在相同信道的傳輸過(guò)程中，三值邏輯系統(tǒng)能傳輸更大的信息量；此外，減少了芯片的面積和互連線的復(fù)雜程度，是實(shí)現(xiàn)低功耗電路的有效方法［3-4］.

以往集成電路的發(fā)展遵循著摩爾定律，但隨著芯片設(shè)計(jì)進(jìn)入深亞微米階段，金屬氧化物半導(dǎo)體（Metal Oxide Semiconductor，MOS）管工藝開(kāi)始逼近其物理極限，集成電路設(shè)計(jì)領(lǐng)域面臨著許多新的挑戰(zhàn):比如短溝道效應(yīng)、光刻技術(shù)、高的泄漏電流和薄氧化層隧穿效應(yīng)等［5］.因此，發(fā)展新型電子器件及其低功耗電路已成為目前研究領(lǐng)域的熱點(diǎn)，如使用互連線優(yōu)化電路、單電子晶體管，雙門(mén)浮柵晶體管和碳納米場(chǎng)效應(yīng)晶體管（Carbon Nanotube Field Effect Transistor，CNFET）等［6-7］.其中CNFET是一種新型的低功耗高性能器件，它具有良好的電學(xué)和化學(xué)特性.將CNFET應(yīng)用到低功耗集成電路芯片中，不僅能增強(qiáng)器件的性能，而且還豐富了微小面積芯片的有效功能，目前利用CNFET設(shè)計(jì)的低功耗邏輯電路也大量涌現(xiàn)［8-9］.筆者首先利用編碼器將三值信號(hào)轉(zhuǎn)換為易于處理的比較輸入信號(hào)；其次，在數(shù)字電路理論的指導(dǎo)下，通過(guò)卡諾圖化簡(jiǎn)得出兩位三值比較器的邏輯最簡(jiǎn)式，設(shè)計(jì)出兩位三值比較器單元電路；再次對(duì)比較器單元產(chǎn)生的輸出信號(hào)進(jìn)行解碼操作；最后，利用所設(shè)計(jì)的單元電路組建多位三值比較器，并實(shí)驗(yàn)驗(yàn)證、分析.

表1　編碼方式

圖1　GE信號(hào)的卡諾圖

圖2　GE信號(hào)的電路圖

1 兩位三值比較器設(shè)計(jì)

傳統(tǒng)的串行三值比較器結(jié)合了三值文字運(yùn)算電路和三值與或非門(mén)等邏輯單元，其電路結(jié)構(gòu)復(fù)雜、功耗大.為降低電路功耗，文中設(shè)計(jì)的三值數(shù)碼比較器通過(guò)編碼轉(zhuǎn)換將三值信號(hào)轉(zhuǎn)換為易于處理的二值信號(hào)進(jìn)行比較.

1.1三值譯碼

譯碼器將三值信號(hào)轉(zhuǎn)換為比較器的二值輸入信號(hào)，采用2T-3B編碼的效率較高，達(dá)到88.9%，如表1所示，其中T2，T1表示兩位三值信號(hào)，A，B，C表示三位二值信號(hào)，T2T1=11為冗余碼.由表1編碼方式可得到

通過(guò)以上編碼方法將兩位三值信號(hào)轉(zhuǎn)換為所需信號(hào)，最后對(duì)該信號(hào)作比較設(shè)計(jì)出相應(yīng)的電路.

1.2兩位三值比較器

圖1為6變量的卡諾圖，關(guān)于6變量的卡諾圖化簡(jiǎn)參照文獻(xiàn)［10］的方法，得到最簡(jiǎn)式，即

依據(jù)式（4）可得到GE信號(hào)的電路圖，如圖2，該電路圖中看到，6變量的輸入信號(hào)經(jīng)過(guò)P-CNFETs和N-CNFETs得到輸出信號(hào)GE；同理小于等于信號(hào)LE的表達(dá)式與式（4）類似，其表達(dá)式為

其中，輸出信號(hào)LE同樣可以經(jīng)過(guò)輸入信號(hào)A，B，C，D，E，F(xiàn)轉(zhuǎn)換后得到.其電路圖與圖2類似.GE和LE信號(hào)也可以用來(lái)產(chǎn)生大于信號(hào)G，等于信號(hào)E，小于信號(hào)L，其表達(dá)式為

其中，GE信號(hào)可以產(chǎn)生L信號(hào)，LE信號(hào)同樣可以產(chǎn)生G信號(hào)，兩種信號(hào)可以利用其中一種信號(hào)產(chǎn)生；另外將GE和LE信號(hào)相與可得到等于信號(hào)E，由此可設(shè)計(jì)出轉(zhuǎn)換器的電路結(jié)構(gòu)圖.

2 n位三值比較器設(shè)計(jì)

兩位三值比較器可以擴(kuò)展為n位三值比較器［11］，其表達(dá)式為

其中，i，j為整數(shù)，j＞i；G［j:i］、E［j:i］和L［j:i］分別表示第i位到第j位的大于、等于和小于信號(hào)；Gi和Gj分別表示第i和j位的大于信號(hào)；Ei和Ej分別表示第i和j位的等于信號(hào)；Li和Lj分別表示第i和j位的小于信號(hào).根據(jù)式（9）～式（11），結(jié)合相應(yīng)的或與操作可以得出多位比較器的大于、等于和小于信號(hào)G［n:1］、E［n:1］和L［n:1］，電路結(jié)構(gòu)如圖3，三值比較信號(hào)（輸入信號(hào)）Tn，Tn-1，…，T1，Mn，Mn-1，…，M1通過(guò)模塊1，…，模塊n完成相應(yīng)的譯碼、比較、轉(zhuǎn)換、編碼等操作，得到最終的輸出信號(hào)Cn，…，C1及G［n:1］，E［n:1］，L［n:1］.其中模塊1，輸入的4位三值信號(hào)T2，T1，M2，M1通過(guò)PTI和NTI門(mén)電路產(chǎn)生8位數(shù)字信號(hào)，然后通過(guò)兩個(gè)譯碼器將輸入的信號(hào)轉(zhuǎn)換為比較單元所需的6位二值信號(hào)，這6位信號(hào)輸入到比較器單元中，將產(chǎn)生兩位輸出信號(hào)GE、LE，最后該輸出信號(hào)通過(guò)編碼器得到最終的輸出信號(hào)C1；如果需要進(jìn)行更高位比較，產(chǎn)生的GE、LE信號(hào)通過(guò)轉(zhuǎn)換器產(chǎn)生G，E，L這3路信號(hào)，該信號(hào)在高位比較單元中進(jìn)行相應(yīng)的運(yùn)算操作，最后得到G［n:1］，E［n:1］，L［n:1］這3路信號(hào).

3 實(shí)驗(yàn)驗(yàn)證與分析

電路的設(shè)計(jì)參數(shù)使用標(biāo)準(zhǔn)模型下的CNFET，其手性矢量（n，m）的值為（19，0）；電源電壓VDD=0.9 V；閾值電壓Vth=0.29 V；CNFET的通道長(zhǎng)度Lch=32 nm；碳納米管固有通道內(nèi)的自由路徑Lgeff=100 nm；擴(kuò)散到源區(qū)和漏區(qū)的碳納米管長(zhǎng)度Lss=32 nm，Ldd=32 nm；隧道區(qū)域和襯底間的耦合電容Csub=20 pF/m.利用HSPICE對(duì)所設(shè)計(jì)的電路進(jìn)行邏輯功能和能耗的模擬.

圖3　n位比較器

圖4 GE信號(hào)版圖

圖5為兩位三值比較器的模擬波形，其中T2，T1，M2，M1為輸入信號(hào)，GE，LE為輸出信號(hào)，當(dāng)T2T1= M2M1時(shí)，GE=LE=2；當(dāng)T2T1＞M2M1時(shí)，GE=2，LE=0；當(dāng)T2T1＜M2M1時(shí)，GE=0，LE=2；從模擬波形中可以看出，所設(shè)計(jì)的比較器電路具有正確的邏輯功能.

表2　比較器的功率延時(shí)乘積

表2給出了兩位三值比較器的功率延時(shí)乘積，基于CNFET的兩位新型比較器速度分別比利用文獻(xiàn)［8-9］設(shè)計(jì)的電路快44%，83.5%；其功率延時(shí)乘積分別比文獻(xiàn)［8-9］節(jié)省47.9%，77.1%，主要是由于基于CNFET的兩位新型三值比較器將輸入的三值信號(hào)進(jìn)行了譯碼轉(zhuǎn)換，并對(duì)轉(zhuǎn)換后的信號(hào)表達(dá)式進(jìn)行相應(yīng)的邏輯簡(jiǎn)化，因此該比較器具有較高的速度.

圖5　比較器的模擬波形圖

圖6　比較器的能耗

對(duì)基于CNFET型的兩位三值比較器進(jìn)行能耗模擬，能耗圖如圖6所示，在固定頻率12.5 MHz的情況下，將比較器連接不同輸出負(fù)載電容的能耗進(jìn)行比較，基于CNFET型的新型比較器能耗較低，主要由于該比較器采用了不同于傳統(tǒng)比較器的串行進(jìn)位結(jié)構(gòu)，能有效避免輸出負(fù)載對(duì)其內(nèi)部電路的干擾，因此，所設(shè)計(jì)的新型多位比較器具有低功耗特性.

4 結(jié)束語(yǔ)

基于CNFET型的多位三值比較器以編譯碼器為基礎(chǔ)，該譯碼器將三值信號(hào)轉(zhuǎn)化為易于處理的二值信號(hào)，然后通過(guò)比較器單元和編碼器對(duì)其進(jìn)行比較和編碼操作.此種設(shè)計(jì)方法簡(jiǎn)化了三值邏輯的比較運(yùn)算，具有邏輯功能簡(jiǎn)單，芯片面積占用少，多位比較速度快，以及明顯的低功耗特性，對(duì)進(jìn)一步設(shè)計(jì)高速低功耗的集成電路有著重要意義.

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（編輯:王 瑞）

Design of the magnitude ternary comparator of CNFET

TANG Weitong，WANG Pengjun，WANG Qian
（Institute of Circuits and Systems，Ningbo Univ.，Ningbo 315211，China）

As the ternary comparator faces problems of slow speed and high power consumption，this paper proposes a scheme for the magnitude ternary comparator of CNFET，which is researching on theory of multivalued logic circuit and the structure of comparator circuit.First，the ternary decode signal is propagated to the comparator，then the encoder circuit encodes the results of comparison，and finally the magnitude ternary comparator is made up of all kinds of modules.The magnitude comparator is simulated by software，which demonstrates that it has a correct logic function，fast speed and low power consumption characteristics.

multi-valued logic；CNFET；low power consumption；comparator；codec

TP332.2

A

1001-2400（2016）01-0139-05

10.3969/j.issn.1001-2400.2016.01.025

2014-09-28 網(wǎng)絡(luò)出版時(shí)間：2015-04-14

國(guó)家自然科學(xué)基金資助項(xiàng)目（61234002，61274132）；浙江省自然科學(xué)基金資助項(xiàng)目（Z1111219）

唐偉童（1989-），男，寧波大學(xué)碩士研究生，E-mail:twtw4747@163.com.

汪鵬君（1966-），男，教授，E-mail:wangpengjun@nbu.edu.cn.

網(wǎng)絡(luò)出版地址：http://www.cnki.net/kcms/detail/61.1076.TN.20150414.2046.025.html