高速SRAM編譯器時(shí)序算法

黃　奔，彭　力，吳海宏（.江南大學(xué)，江蘇無(wú)錫4；.中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫4035）

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高速SRAM編譯器時(shí)序算法

黃奔1，彭力2，吳海宏2
（1.江南大學(xué)，江蘇無(wú)錫214122；2.中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214035）

介紹了一種通用嵌入式存儲(chǔ)器（SRAM）編譯器時(shí)序建模的方法。通過(guò)對(duì)存儲(chǔ)器關(guān)鍵路徑延時(shí)分析，時(shí)序模型采用分段拓展的建模方式，用Rows、Columns來(lái)對(duì)SRAM進(jìn)行分段，分別討論各段對(duì)時(shí)序的影響。采用雙線性插值法對(duì)模型進(jìn)一步優(yōu)化，較大程度上提高了模型的精度。最后與ARM公司0.13 μm工藝的存儲(chǔ)編譯器進(jìn)行了驗(yàn)證和對(duì)比。結(jié)果表明，該模型能夠較為精確地描述存儲(chǔ)編譯器時(shí)序。

存儲(chǔ)編譯器；SRAM IP；時(shí)序建模；雙線性插值

1　引言

隨著納米工藝時(shí)代的到來(lái)，嵌入式存儲(chǔ)器在SOC中所占據(jù)的比例日益增加。作為嵌入模塊中應(yīng)用最普及的一種，嵌入式存儲(chǔ)器基于自身的功能特性，以及相同面積下相比于組合邏輯塊功耗更低的優(yōu)點(diǎn)，在深亞微米片上系統(tǒng)設(shè)計(jì)中被廣泛使用。其應(yīng)用的廣泛程度已經(jīng)與標(biāo)準(zhǔn)單元和輸入輸出單元相當(dāng)。而SOC芯片的速度受存儲(chǔ)器訪問(wèn)時(shí)間的制約，工作頻率越高，芯片的處理能力越強(qiáng)。通過(guò)對(duì)時(shí)序的分析，我們可以對(duì)工程的綜合、映射、布局布線等關(guān)鍵環(huán)節(jié)進(jìn)行控制，減少邏輯和布線延遲，從而盡可能提高工作頻率，因此明確時(shí)序在SOC設(shè)計(jì)中是至關(guān)重要的。時(shí)序性能的主要指標(biāo)是存取時(shí)間，存取時(shí)間表示從開(kāi)始一次存儲(chǔ)器操作到完成該操作所需要的時(shí)間，通常指讀時(shí)間和寫(xiě)時(shí)間二者中的最大值，本文主要以存取時(shí)間為例來(lái)進(jìn)行建模分析?！?br>