延長相變存儲器壽命的寫操作Cache及其調度策略

王黨輝, 徐如意, 劉朝鋒, 張萌, 安建峰, 孫靖國

(1.西北工業大學 計算機學院, 陜西 西安 710072; 2.中航工業西安航空計算技術研究所, 陜西 西安 710065)

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延長相變存儲器壽命的寫操作Cache及其調度策略

王黨輝1, 徐如意1, 劉朝鋒1, 張萌1, 安建峰1, 孫靖國2

(1.西北工業大學 計算機學院, 陜西 西安 710072; 2.中航工業西安航空計算技術研究所, 陜西 西安 710065)

相變存儲器具有可擴展性好、單元尺寸小、靜態功耗低等優點，是替代DRAM做主存的候選器件之一，但其可重復寫入的次數有限。提出了一種基于DRAM寫操作Cache的相變存儲器主存結構，包括存儲器控制器、讀/寫操作數據通路和標志域查找等。同時還提出了相應的調度策略，包括整體的讀寫調度以及基于寫操作頻率的替換策略等。仿真結果顯示，所提出的方法可將相變存儲器的壽命平均延長50%以上，同時使平均仿存延遲降低35%以上。

相變存儲器;壽命;控制器;可擴展性;DRAM寫操作Cache;調度;替換策略;訪問延遲

超大規模計算對內存的需求量將是目前容量的1 000倍以上[1]，但DRAM特征尺寸的縮小也變得越來越困難。原因是在縮小DRAM特征尺寸時，為了保證電荷的保持時間，電容值必須達到25 fF，致使電容的物理結構變得極不對稱，特別當特征尺寸達到20 nm時，電容的高度與底面直徑的比值將超過100，細長的幾何結構會使電容器更易受到損壞，從而降低了可靠性，同時也加大了生產制造的難度[2]。另外，隨著特征尺寸的縮小，DRAM漏電流將急劇增大，導致靜態功耗不斷增大，從而增大了整體功耗。

幸運的是，新型的相變存儲器(phase change memory,PCM)具有很好的擴展性，并且漏電功耗非常低，因為它利用相變材料在不同狀態下電阻值的不同來存儲數據。與DRAM相比，PCM具有以下幾個優勢：(1)存儲密度大；(2)屬于非易失性存儲器，不需要刷新；(3)漏電流很小；(4)幾乎不受軟錯誤的影響。這些優勢使PCM成為替代DRAM有力的競爭者。但是使用壽命較短是PCM的一個嚴重問題。一般認為DRAM存儲單元幾乎可寫入無限次(1016次)，而PCM可寫次數只有108次[3]。所以，必須采取有效措施來延長其使用壽命，增強PCM內存的可靠性。為此，需要盡量減少對PCM存儲單元的寫操作，同時盡量將寫操作均勻分布在所有PCM存儲單元上[4]。

當前一般采用DRAM和PCM構成混合內存的方法，來減少對PCM的寫操作，混合內存主要有2類結構。第一類由DRAM和PCM共同構成物理存儲空間，將頻繁使用的數據交換至DRAM中，而DRAM中不經常使用的數據將被交換至PCM中。Gaurav Dhiman等人提出的PDRAM[5]中，以頁(page)為單位，在DRAM和PCM間進行數據交換。在內存控制器中增加了一個訪問統計表，如果PCM中某一頁的寫操作次數達到一個閾值，則由操作系統調度頁面，在PCM和DRAM間進行交換。該方法以頁為單位進行數據遷移，延遲和功耗都比較大。HanBin Yoon等提出了基于行緩沖區命中率的交換策略[6]，以存儲陣列的行(row)為單位進行數據交換，分別對DRAM和PCM的行緩沖區命中率進行統計，將命中率高的數據行交換至PCM中，而將命中率較低的數據行交換至DRAM中，以此來提高PCM行緩沖區的命中率，減少對PCM存儲陣列的寫操作次數。然而，有些程序中數據的局部性較差，會導致數據預測的準確度較低。第二類將DRAM作為PCM的Cache使用，例如Moinuddin K.Qureshi等人提出，將DRAM作為PCM片外Cache的混合內存結構[7]，可以減少對PCM寫操作的次數，同時降低整體寫操作的延遲和功耗。在該結構中，DRAM替換出的臟數據越少，對PCM寫操作的次數就越少，PCM的壽命就越長，而替換出臟數據的數量，受替換策略的影響較大。為了進一步減少對PCM寫操作的次數，Sung Kyu Park等人提出了新的替換算法[8]，進一步減少了對PCM寫操作的次數，延長了PCM內存的壽命。

通過上述分析可知，DRAM作為PCM片外Cache結構的性能相對較好，但也存在一些問題，根本原因在于未區分讀操作和寫操作的不同影響。讀操作不會縮短PCM的壽命，同時PCM讀操作功耗比DRAM讀操作功耗低；而寫操作會對PCM的壽命造成影響，同時寫操作的延遲和功耗都比較大。由此可見，DRAM應盡量緩沖存儲寫操作的數據，以減少對PCM寫操作的次數。為此，本文中提出將DRAM作為PCM主存的寫操作數據Cache的結構。

1 寫操作Cache結構及調度策略

1.1 總體結構及調度

在使用DRAM寫操作Cache的PCM主存結構中，DRAM只存儲來自最低級Cache(last level cache,LLC)寫操作的數據，不會將讀操作的數據存儲在DRAM中。通過這種方法，在DRAM存儲空間有限的情況下，可以提高寫操作的命中率，從而減少了對PCM寫操作的次數，可有效地延長其壽命。同時，這種結構也消除了讀操作對壽命影響的問題。其整體結構如圖1所示。

圖1 整體架構

在該結構中，DRAM Cache的標志域(Tag)位于存儲器控制器(memory controller,MC)中。MC對讀操作和寫操作的處理方法不同，對應的數據通路也不同。當MC接收到寫操作請求時，首先查找Tag域，并判斷寫DRAM Cache是否命中。如果命中，則直接將數據寫入DRAM Cache中對應位置即可；如果未命中，則需要在DRAM Cache中為該數據分配一行存儲空間，并且根據是否有合適空閑行來確定是否需要進行Cache塊的替換。由于DRAM Cache只存儲寫操作的數據(即臟數據)，因此在被替換出去時，需要寫入PCM中。相對于PCM來說，DRAM Cache中的數據為最新數據。

當MC接收到讀操作請求時，同樣先查找Tag域，如果Cache命中，則直接讀DRAM Cache即可得到最新的數據，不需要再對PCM進行訪問。否則，所請求的數據不在DRAM Cache中，對PCM進行讀操作就可以得到最新數據。與傳統DRAM Cache混合存儲器不同，從PCM中讀到的數據不需要再寫入DRAM Cache中，只需要返回給CPU即可。基于DRAM寫操作Cache的PCM主存調度策略如圖2所示。

圖2 調度策略

由調度策略可知，DRAM Cache中并不存儲從PCM中讀取的數據，因此在DRAM Cache存儲空間有限的情況下，可以過濾更多的寫操作，從而減少對PCM寫操作的次數，延長PCM的壽命。

除了減少PCM寫操作次數，以提升混合存儲器壽命外， DRAM寫操作Cache也可有效提升讀寫操作的性能。由于PCM寫操作的延遲和功耗都遠遠大于DRAM，因此在減少PCM寫操作次數的情況下，內存的整體寫操作延遲和功耗都將極大降低。對于讀操作，在該結構中，如果數據在DRAM Cache中，則讀操作延遲和功耗與DRAM相當。如果數據在PCM中，讀操作的延遲和功耗與PCM相當。因此，在該結構中，讀操作延遲至多與PCM讀操作延遲持平，讀操作功耗至多與DRAM讀操作功耗持平。而在傳統混合存儲器結構中，最大讀操作延遲及功耗均為兩者之和，因此該結構還將有效地提升讀操作的性能。

1.2 基于DRAM寫操作Cache的PCM主存數據通路

當MC接收到訪存請求時，將其加入事務隊列(Transaction Queue)中，之后通過調度機制將隊列中的訪存請求轉化為訪存命令，并發送到DRAM Cache或PCM的訪存命令隊列中。在將訪存請求轉化為訪存命令時，需要先對訪存類型進行判斷。訪存類型可以通過事務類型(Transaction Type)得到，它有3種取值：DATA-READ，DATA-WRITE和RETURN-DATA。其中，DATA-READ表示該訪存請求為讀操作；DATA-WRITE表示寫操作；RETURN-DATA表示讀操作得到的數據。通過事務類型得到訪存類型后，就可以根據訪存類型，將對應的訪存命令加入DRAM Cache或PCM的訪存命令隊列中。

1.2.1 DRAM Cache的Tag域訪問

與傳統Cache類似，DRAM Cache的Tag域中也需要存儲Tag值、有效位、替換策略位等。然而，DRAM寫操作Cache中全部是臟數據，因此不需要dirty位。

基于DRAM寫操作Cache對Tag域的訪問與DRAM存儲體的訪問串行操作，只有當訪問Tag域命中時，才會對DRAM Cache存儲體進行訪問。對DRAM Cache進行訪問時，需要得到對應數據在DRAM Cache中的地址，通過該地址對DRAM Cache進行讀操作。由于Tag值的索引與DRAM Cache地址空間存在一對一的關系，即Index和DRAM Cache地址空間存在固定的映射關系，因此在判斷Tag域命中時，可以根據所在組號、組內塊號生成DRAM的訪問地址D-addr。

1.2.2 讀操作數據通路

基于DRAM寫操作Cache的PCM主存讀操作過程如下：

首先訪問Tag域，如果命中則表示讀操作請求的最新數據在DRAM Cache中，同時也可以得到數據在DRAM Cache中的地址A，此時將訪存請求解析為DRAM Cache的訪問命令，并加入到DRAM Cache對應的命令隊列(Command Queue)中等待調度。由于原始訪存請求中的地址B是針對PCM存儲空間的地址，而在訪問DRAM Cache時需要使用Tag域中存儲的DRAM訪存地址A，因此在對DRAM Cache進行訪問前，需要在地址A和B之間建立映射關系。當通過地址A訪問DRAM Cache得到數據時，將數據返回給地址為B的訪存請求。

當Tag域未命中時，表明讀操作請求的數據在PCM中，此時不需訪問DRAM Cache，而直接訪問PCM。由于訪存請求中的地址為PCM存儲空間的地址，可直接將訪存請求解析為PCM訪存命令，并加入PCM的Command Queue中。

當DRAM Cache或PCM中對應讀操作請求完成后，將讀到的數據構建一個RETURN-DATA型的事務，并加入到返回事務隊列(return transaction queue)中，之后發送給CPU?；贒RAM寫操作Cache的PCM內存讀操作數據通路如圖3所示。

圖3 讀操作數據通路

1.2.3 寫操作數據通路

基于DRAM寫操作Cache的PCM主存寫操作數據通路如圖4所示。

圖4 寫操作數據通路

當訪存請求類型為DATA-WRITE時，同樣先訪問Tag域。如果命中，則表明DRAM Cache中已經為該地址分配了存儲空間，且存有舊數據，此時只需要將寫操作請求中的新數據寫入DRAM Cache中即可。在對DRAM進行寫操作之前，先通過Tag域和DRAM Cache地址空間的固定映射關系，變換得到DRAM Cache的地址D-addr。將原始PCM寫操作的地址更新為DRAM Cache的訪問地址D-addr，并將該訪存請求轉化為DRAM Cache的寫操作命令，加入到DRAM Cache的Command Queue中等待調度。

當訪問Tag域未命中時，表示第一次對該地址進行寫操作，或該地址對應數據已經被替換到PCM中，此時DRAM Cache中沒有該地址對應的存儲空間，需要在DRAM Cache對應組(set)內為該地址分配空閑行。如果該組內存在空閑行，則在將數據寫入DRAM Cache的同時更新Tag域。

當訪問Tag域未命中，同時Tag域該組內沒有空閑行，此時需要根據替換策略將某一行數據替換出去，之后再將該空閑行分配給本次寫操作請求。由于DRAM Cache只接收來自CPU寫操作的數據，因此從DRAM Cache中替換出的所有數據都必須寫入PCM中，以保證數據的正確性。此時寫操作的步驟為：(1)找到替換行；(2)對DRAM Cache進行讀操作；(3)被替換的行寫入PCM；(4)將本次寫操作請求的數據寫入該空閑行中，并更新相應的Tag域。

1.3 DRAM寫操作Cache的替換策略

傳統Cache的替換策略一般采用最近最少使用(least recently used,LRU)算法或偽LRU算法，只是簡單地將最近最少使用的數據替換出去，并沒有考慮到寫操作的頻繁程度，因此可能將寫操作次數較多、但時間間隔長的數據替換出去，導致數據頻繁地被替換出去，增加了對PCM寫操作的次數，影響其壽命。因此本文提出了一種基于寫操作頻率的替換策略。

在該替換策略中，當需要替換出Cache行時，首先選擇最近一段時間窗口內寫操作次數最少的數據塊，將該Cache行替換出去并寫入新數據。如果多個Cache行寫操作次數相同，便采用LRU算法，將最早進行寫操作的Cache行替換出去。

在基于寫操作頻率的替換策略中，寫操作次數最少的數據塊最先被替換出去，這樣就可以避免寫次數較多的數據塊被頻繁替換出去。在DRAM Cache容量受限的情況下，可以有效地提高DRAM Cache的命中率，減少對PCM的寫操作次數。

為了統計數據塊的寫操作次數，在組內的每一行Tag域增加一個寫操作飽和計數器。初始狀態時計數器的值為0，當數據塊剛被寫入DRAM寫Cache中時，保持其計數器的值不變。在數據寫入DRAM之后，如果再次對該數據進行寫操作，就需要更新其寫操作次數，即將對應的計數器加1。當計數器達到最大計數值后，如果再次對其進行寫操作，就將計數器保持在最大值狀態。在一定時間窗口內后，需要對所有飽和計數器進行減1操作，當某一計數器值減為0時，就將該計數器保持在0狀態。在實現中，對每個Cache行增加一個3位飽和計數器C1，同時為每組增加一個3位飽和計數器C2。當對Cache進行寫操作時，將該行對應的飽和計數器C1加1，同時將該組的3位飽和計數器C2加1，當飽和計數器C2達到最大值時，將該組內所有飽和計數器值減1。對DRAM進行寫操作時，對飽和計算器的處理如圖5所示。

圖5 飽和計數器的處理

當寫DRAM缺失時，如果對應組內有空閑行，則直接將數據寫入空閑行；如果該組沒有空閑行，則將計數器值最小的數據塊替換出去，同時寫入新數據，并將其計數器值更新為0。如果多個計數器值相等且均為最小值，則采用“偽LRU”算法，將最近最少使用的數據塊替換出去，考慮到替換策略的復雜度，此時也可以采用隨機替換策略來加快速度，降低硬件開銷。

2 仿真評估

2.1 仿真環境

我們使用GEM5體系結構仿真器模擬多核CPU，并通過運行所選擇的基準測試程序，收集對內存的訪存請求，保存為蹤跡文件，之后由內存仿真器讀取蹤跡文件，并響應訪存請求，以此來統計存儲器的性能參數。

在實驗中，通過GEM5模擬了8核CPU，每個核擁有單獨的L1數據Cache(32kB,8路組相聯)和指令Cache(32kB，4路組相聯)，并共享L2 Cache(2MB，8路組相聯),PCM的容量為16GB，訪存請求隊列和訪存命令隊列的深度均為32，訪存調度采用rank-then-bank-round-robin，行緩沖器管理采用開策略。由于PCM的壽命與訪存密集程度有很大關系，因此實驗過程中，8個CPU核運動同樣的測試程序，以此來增加對內存的訪問。同時為了分析基于DRAM寫Cache的PCM主存的性能優勢，實驗中分別搭建了3組實驗環境：(1)PCM直接作為內存；(2)DRAM作為PCM讀寫Cache；(3) DRAM作為PCM寫操作Cache，通過運行相同的測試程序，對比分析了3種結構的可靠性及訪存性能。

2.2 仿真結果及分析

2.2.1 PCM主存壽命分析

PCM內存的壽命與寫操作頻繁程度、存儲單元最大寫操作次數有關。在PCM主存中，不管DRAM作為讀寫Cache還是寫Cache，Cache的相聯度對PCM寫操作次數的影響都很大，因此，實驗中分別統計了8路、16路組相連下PCM寫操作的次數。

圖6為PCM存儲器最大寫操作次數統計信息，其中以64B存儲單元為單位進行統計，并將PCM直接作為內存使用時的最大寫操作次數規格化為100%。另外，DRAM容量為256MB，圖中PCM表示直接將PCM作為內存；RW-8way表示DRAM作為PCM讀寫Cache的結構，并且DRAM為8路組相連；W-16way表示DRAM作為PCM寫Cache的結構，并且DRAM為16路組相連。

圖6 存儲單元最大寫操作次數

由圖6可知，不管是基于DRAM讀寫Cache還是基于DRAM寫操作Cache的PCM主存，每64B存儲單元最大寫操作次數都減少了很多，如基準程序gcc，在W-16way時最大寫操作次數減少最多，達到80.2%，平均值也達到了56.2%，而相對與RW-16way，W-16way最大寫操作次數也有很大的降低，平均值達到了24.2%。由此可見，基于DRAM寫操作Cache的PCM主存可以大大延長其壽命。

2.2.2 訪存延遲分析

訪存延遲包括讀操作延遲和寫操作延遲，考慮到寫操作不在關鍵路徑上，且寫操作的延遲可以通過寫緩沖器來隱藏，因此文中只分析混合存儲器讀操作延遲。在DRAM和PCM構成的混合存儲器結構中，DRAM Cache的命中率對訪存性能有較大的影響，為此實驗中分別統計了DRAM作為讀寫Cache、DRAM作為寫操作Cache時讀操作的Cache命中率，如圖7所示。

圖7 不同配置下讀操作的Cache命中率

由圖7可知，基于DRAM讀寫Cache和基于DRAM寫操作Cache的PCM主存，讀操作的Cache命中率都不高，這是由于片上Cache響應了大部分讀操作請求，并且片上Cache的命中率一般都比較高，因此DRAM Cache讀操作的命中率較低，平均值不到40%。

在DRAM作為PCM讀寫Cache結構中，當讀DRAM缺失后，需要串行對PCM進行讀操作，此時整體讀操作延遲等于兩者讀操作延遲之和。而在DRAM作為PCM寫操作Cache的結構中，由于同時對DRAM和PCM進行讀操作，因此整體讀操作延遲要小于兩者之和。在DRAM讀寫Cache結構中，DRAM命中和缺失情況下的讀操作延遲分別為15 ns和37 ns；在DRAM寫操作Cache結構中，DRAM命中和缺失情況下的讀操作延遲分析為15 ns和22 ns。

結合這2種結構中不同情況下的讀操作延遲及2種結構下DRAM讀操作的命中率(見圖7)，可以得到2種混合存儲器結構整體讀操作延遲情況，結果如圖8所示。

圖8 不同配置下混合存儲器讀操作的延遲(ns)

由圖8可知，與DRAM讀寫Cache混合存儲器相比，基于DRAM寫操作Cache的PCM主存的讀操作延遲降低了很多，在8路組相連時，平均延遲降低了38.8%，在16路組相連時，平均延遲降低了37.1%。

3 結 論

本文針對PCM主存的壽命問題，提出了延長PCM主存壽命的DRAM寫操作Cache結構，即DRAM Cache只緩存對內存進行寫操作的數據，而對讀操作則直接送往處理器核，從而減少了對PCM主存的沖擊。另外，本文還提出了基于寫操作頻率的替換策略，減少了DRAM 寫操作Cache中數據的頻繁換入換出。實驗結果顯示，本文提出的結構及調度策略能有效延長PCM主存的壽命，并提高了整體的訪存性能。

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Write Operation Cache and its Schedule Policy to Improve Lifetime of Phase Change Memory

Wang Danghui1, Xu Ruyi1, Liu Chaofeng1, Zhang Meng1,An Jianfeng1, Sun Jingguo2

1.Department of Computer Science and Engineering, Northwestern Polytechnical University, Xi′an 710072, China 2.AVIC Xi′an Aeronautic Computing Technique Research Institute, Xi′an 710065, China

Phase Change Memory (PCM) has been regarded as an alternative to DRAM as main memory, due to its good scalability, small cell size and near-zero leakage power. However, the less-than-desirable write endurance of PCM remains room for improvement. In order to prolong the lifetime of PCM based main memory, this paper proposes DRAM write operation Cache and its schedule policy. Figure 1 shows the overall architecture of the proposed method. Figure 3 and figure 4 show the datapath for read operation and write operation, respectively. Figure 2 and figure 5 show the overall schedule policy and the proposed replacement policy respectively. The evaluation results show that the proposed method and schedule policy can improve the average lifetime of PCM more than 50% , while the average memory accessing delay can be reduce by 35%, which are shown in figure 6,7, and 8.

Phase Change Memory, Lifetime, Controller，Scalability，DRAM Write Operation Cache, Schedule, Replacement Policy, Accessing delay

2016-03-16

國家自然科學基金(61472322)與中央高?；究蒲袠I務費專項資金(3102014JSJ0001、3102015BJ(Ⅱ)ZS018)資助

王黨輝(1975—)，西北工業大學副教授，主要從事計算機系統結構的研究。

TP303

A

1000-2758(2016)05-0900-07