基于FPGA的DDR3 SDRAM控制器的設計與優化

宋 明，趙英瀟，林錢強

(國防科學技術大學 電子科學與工程學院，湖南 長沙 410073)

?

基于FPGA的DDR3 SDRAM控制器的設計與優化

宋 明，趙英瀟，林錢強

(國防科學技術大學 電子科學與工程學院，湖南 長沙 410073)

為解決超高速采集系統中的數據緩存問題，文中基于Xilinx Kintex-7 FPGA MIG_v1.9 IP核進行了DDR3 SDRAM控制器的編寫，分析并提出了提高帶寬利用率的方法。最終將其進行類FIFO接口的封裝，屏蔽掉了DDR3 IP核復雜的用戶接口，為DDR3數據流緩存的實現提供便利。系統測試表明，該設計滿足大容量數據緩存要求，并具有較強的可移植性。

FPGA；DDR3 SDRAM；MIG；讀寫控制器；狀態機

隨著寬帶雷達技術的發展，超高速和寬帶采樣已成為基本要求[1]，超高速采集系統需要相匹配的數據緩存設計，DDR3 SDRAM是當前最常用的高效方案[2-4]。

DDR SDRAM是同步動態隨機存儲器，其采用雙倍速率存取，數據在工作時鐘的上升沿和下降沿采樣，有效提升了存儲速率。DDR SDRAM系列存儲設備經歷了DDR、DDR2和DDR3幾個階段。DDR3 SDRAM在降低系統功耗的同時提高了系統性能，其利用“Fly_By”和動態片上匹配技術對于信號完整性的改善效果明顯[5]。本文基于Xilinx的MIG_v1.9 IP核進行了DDR3 SDRAM控制器的編寫，并在Kintex-7 FPGA芯片上完成了功能測試及實現。

1 DDR3連續讀寫操作的FPGA實現

設計選用8片Mircon公司型號為MT42J128M16的芯片作為緩存區。每片芯片的數據位寬為8 bit，行地址復用14條地址線，列地址復用10條地址線，共有8個Bank。每片容量為128 MB，8片DDR3共同組成位寬為64 bit，容量為1 GB的緩存區域[6]。

本文中DDR3控制器是基于Xilinx MIG IP核設計的。用戶首先需要在MIG IP核配置頁面對DDR3芯片型號、總線位寬、速度等級、引腳分配等參數進行設置。……