基于CCSDS協議的中頻信號源設計與實現

谷雨　王成華　朱秋明　錢太陽　王芳

摘要：針對深空通信的復雜環境，設計了一種基于CCSDS協議的中頻信號源系統，可產生多種基于CCSDS協議的深空通信信號。該系統上位機采用LabWindows虛擬儀器開發環境，通過PCI接口與集成了DSP和FPGA單元的信號板卡互聯，采用正交調制算法，在不改變硬件電路的情況下實現多種調制方式和參數。經測試，該系統輸出精準、穩定，各項參數均符合設計要求，可實現對CCSDS協議的信號模擬。

關鍵詞：深空通信；CCSDS協議；中頻信號源；虛擬儀器；正交調制

中圖分類號：V423.4⁺5；P228.4 文獻標識碼：A 文章編號：1673-5048（2017）02-0071-06

0引言

隨著通信技術的不斷進步，人類對深空探測的范圍和技術要求不斷提高，對通信質量的要求也越來越高，傳統的地面無線通信模型無法適應深空通信環境。隨著越來越多的國家加入到深空探測的活動中，人類在深空探測中更加需要統一的標準來實現多航天器之間的通信和控制。因此，NASA、ESA等主要空間國家聯合組織成立了空間數據系統咨詢委員會（CCSDS），迄今為止已有200多個空間任務采用了該協議體系進行遙測遙控、科學數據、圖像等信息的傳輸，是未來深空探測通信的發展方向。

本文介紹了一種基于CCSDS-211系列通信協議的用于深空通信的信號源，該信號源所產生的中頻調制信號的各項參數均參考CCSDS-211系列通信協議，符合深空通信應用環境，適用于深空通信系統的研究和開發。

CCSDS-211系列協議規定了6種調制方式，分別為BPSK，QPSK，OQPSK，GMSK，FM和PM，以及12種數據速率，分別為1Kb/s，2 Kb/s，4Kb/s，8 Kb/s，16 Kb/s，32 Kb/s，64 Kb/s，128Kb/s，256 Kb/s，512 Kb/s，1 Mb/s，2 Mb/s。該信號源根據協議規定全部實現了以上調制方式以及數據速率，以供深空通信研究使用。此外，為了適應不同的信道帶寬，還提供了3種滾降系數，分別為0.25，0.5，0.75。該信號源載波頻率為70MHz，配合混頻器使用可將輸出提高到UHF頻段，供更多實驗研究情況使用。

系統由上位機軟件和硬件信號板卡兩部分組成，數據源經過軟件的計算后通過PCI接口傳遞至信號板卡，經過上變頻后通過D/A轉換模塊得到模擬信號，如圖1所示。其中上層軟件安裝在工控機中，DSP，FPGA，D/A轉換模塊等位于信號處理板卡上，通過PCI接口與上位機相連進行數據通信與控制。

上位機軟件起到對整個系統的控制作用，相當于傳統硬件信號源的操控面板，同時還進行部分計算工作。因此，系統軟件采用適用于虛擬儀器開發的LabWindows/CVI環境編譯實現。上位機軟件算法流程如圖2所示。

在上位機中，用戶可以選擇輸入數據，配置信號源的輸出參數，如調制方式、數據速率等。當軟件啟動后，先讀取設置的各項參數和輸入數據文件。輸入的二進制數據經過脈沖成型、基帶調制和插值等運算獲得I，Q兩路的基帶調制數據。此時的數據為雙精度浮點數型，需對數據進行定點化轉換為16位的short int型的整型數據，以便信號板卡處理。上位機軟件調用WinDriver驅動，將這些數據通過PCI接口傳遞到信號處理板卡上DSP模塊控制的存儲單元中，再將這些數據通過EMIF總線傳輸給信號處理板卡上的FPGA單元，經過FPGA運算電路，即可得到所設置的中頻信號的模擬量輸出，信號源循環發送用戶輸入的數據直至關閉信號源。

2系統關鍵技術

2.1調制算法

由于系統需要實現多種調制方式，因此，為了不改變硬件結構且能實現多種不同的調制方式，系統采用了正交調制算法，見圖3。在正交調制的過程中加入插值濾波器，可通過改變插值倍數來變換數據速率，以實現12種數據速率的切換。平方根升余弦濾波器可通過脈沖成型實現無碼間干擾的通信，同時還可實現3種不同的滾降系數。

QPSK信號可以看作是對兩個正交的載波進行多電平雙邊帶調制后再疊加所得的信號，其正交調制的表達式為

（1）式中：I（t）為I路基帶調制信號；Q（t）為Q路基帶調制信號；載波角頻率ω_c=2πf。對于本系統，載波頻率f_c=70 MHz；采樣頻率f_c=160 MHz。

QPSK調制時，先將輸入的二進制序列轉換為I，Q兩路的雙極性碼，然后對該雙極性序列進行脈沖成型和插值濾波，使I，Q兩路基帶信號采樣率達到16 Mb/s。兩路基帶信號再分別與兩路正交的載波相乘，相加后即可得到QPSK調制信號。

BPSK調制時，Q路輸入全Q，就可以在不改變硬件電路的情況下，在正交調制系統中實現單路的幅度調制。OQPSK調制時，只需在兩路信號經過平方根升余弦濾波器后，將Q路信號延遲半個碼元周期，再進行插值濾波、上變頻并相加。

GMSK調制即高斯最小頻移鍵控，在MSK（最小頻移鍵控）調制器之前插入一個高斯低通預調制濾波器。GMSK的正交調制表達式為

通常將B與T_s的乘積作為設計高斯濾波器的重要參數，本系統采取BT_s=0.3的高斯濾波器進行預濾波。GMSK正交調制時，將二進制碼元數據轉換為雙極性碼后通過高斯濾波，再通過插值濾波將數據插值到16 Mb/s，并經過積分獲得相位信號φ（t），此相位信號分別取余弦值和正弦值，即分別為I，Q兩路的基帶信號，經過上變頻和相加即可獲得GMSK調制信號。

對于FM調制，系統采用先對雙極性碼進行BPSK調制，再進行FM調制的方式，其表達式為

對于PM調制，系統采用先對雙極性碼進行BPSK調制，再進行PM調制的方式，其表達式為

2.2多數據速率

根據CCSDS-211協議，系統需要實現12種數據速率，可以通過插值的方式實現，插值分為兩個部分，首先在上位機軟件中將數據的采樣率插值到16 Mb/s，然后再在FPGA中對數據統一進行10倍插值，得到160 Mb/s的數據。這樣FPGA從FIFO緩存器讀取數據時可一律采用16 Mb/s的時鐘讀取。在軟件內插值時，插值的倍數越低，使得同一符號內的數據點數越少，在同一時間內FPGA讀取相同數據數的情況下，FPGA所獲得的符號速率就會越高，即數據速率越高；反之，插值倍數越高，數據速率越低。插值倍數N可表示為

在上位機軟件內也采用兩級插值濾波方式，將二進制碼元轉換為雙極性碼后，依次通過脈沖成型濾波器和插值濾波器，脈沖成型也是一個插值的過程，可在消除碼間干擾的同時將數據插值到所需的數據速率。通過這種兩級插值的方式可獲得更高的插值倍數，系統第一級插值采用平方根升余弦濾波器或高斯濾波器，第二級插值采用積分梳狀濾波器（CIC濾波器），如圖5所示。

平方根升余弦濾波器具有消除碼間干擾的功效，本系統有8倍和16倍兩種插值倍數以及0.25，0.5和0.75三種滾降系數的6種不同參數的平方根升余弦濾波器。CIC插值則采用2倍、4倍、8倍、16倍、32倍、64倍、128倍、256倍、512倍、1 024倍共10種插值倍數。通過這些不同插值倍數的級聯組合，獲得不同的插值倍數，使得插值后的數據在FPGA的FIFO中以16 Mb/s的時鐘讀取以后所得到的數據速率與所設置數據速率一致。對于GMSK調制，需要先經過8倍插值的高斯濾波器，然后再通過CIC插值濾波器。

例如，BPSK，FM和PM調制2M數據速率時，只需要對二進制碼進行8倍脈沖成型；1K數據速率時，先通過16倍脈沖成型濾波器，然后再通過1 024倍CIC插值濾波器，即可通過級聯獲得16 384倍插值。對于QPSK和OQPSK，由于系統采用正交調制，需要在I，Q兩路進行插值，因此插值倍數為其他調制方式同速率下的2倍。

2.3硬件系統設計

系統硬件部分由DSP和FPGA兩個模塊組成，DSP模塊與上位機之間通過PCI接口連接，DSP模塊與FPGA模塊之間通過EMIF總線連接，DSP起到數據搬移的作用，同時傳遞控制信號。

通過DSP的橋接將連接上位機的PCI接口和連接FPGA的EMIF接口通過映射聯系起來，實現不同速率、不同位寬的接口間數據的有效互傳。上位機與DSP以EDMA方式通過PCI接口傳輸數據，其數據傳輸過程如圖6所示。上位機通過中斷向DSP內存BAR0寫入三個控制信息：待傳輸數據塊起始地址、數據塊長度、傳輸開始標志位。傳輸開始標志位的初始值為0，當上位機將傳輸開始標志位修改為1后，DSP跳轉到傳輸開始中斷內，配置EDMA傳輸參數，讀取待傳輸數據的起始地址、長度，計算EDMA傳輸次數以及最后一次傳輸長度，設置首次EDMA傳輸的源起始地址、目的起始地址以及數據長度，EDMA首次傳輸開始。PCI接口總線的位寬為32位，因此傳輸完的數據以32位整型存儲在DSP內存中，每個數據包含2個數據點。當傳輸完成后，DSP進入EDMA傳輸完成中斷，根據傳輸次數和每次傳輸長度修改源起始地址和目的起始地址，再次配置參數進入第二次EDMA傳輸。當最后一次EDMA傳輸完成后，DSP跳轉到向FPGA進行數據傳輸的中斷。

向FPGA的EDMA數據傳輸通過EMIF總線來進行，具體傳輸過程見圖7。當上位機向DSP的傳輸完成后，DSP跳入向FPGA傳輸數據的中斷程序中，配置EDMA傳輸參數，設置傳輸源地址、目的地址和數據長度并開始第一次傳輸。FPGA的FIFO緩存器寫入深度為4 096，寫寬度為64 bit，即最大可寫入32 768字節的數據；讀取寬度為32bit，半空控制信號觸發值為1 500，即當數據少于6 000字節時，DSP會收到FIFO半空中斷信號；DSP每次EDMA傳輸數據量為20 000字節。當FIFO中有數據以后，FPGA便開始從中讀取數據，當FIFO中數據少于半空信號觸發值時，DSP收到半空信號進入下一次EDMA傳輸中斷，開始傳輸下一段數據再發送20 000字節的數據，此過程一直循環直至收到停止信號。當需要關閉發射機時，置發射機開閉參數PCS_EDMAStart值為2，此時DSP停止向FPGA傳輸數據的EDMA傳輸中斷，信號源便不再產生信號。

PCI總線寬度為32位，EMIF總線寬度為64位，因此，將FIFO的輸入位寬設為64位，輸出設為32位。數據從FIFO讀出后，將每個32位數據取低16位即為I路信號，高16位為Q路信號。然后分別對兩路信號進行10倍CIC插值，得到采樣率為160 MHz的信號。再將兩路信號分別與載波頻率為70 MHz、采樣頻率為160 MHz的正余弦信號相乘并相加，即得到經過正交調制的中頻調制信號，其在FPGA模塊的運算流程如圖8所示。該中頻信號經D/A模塊，即得到循環發送的模擬中頻信號輸出。

3測試結果

測試系統主要由一臺工控機組成。中頻輸出信號可外接示波器和頻譜儀，還可以接入混頻器，將該中頻信號源的輸出提高到UHF頻段，以模擬深空環境下的通信信號。

通過示波器和頻譜儀對輸出信號進行測試，輸出信號的時域和頻域波形如圖9所示，由上至下依次為BPSK，QPSK，0QPSK，GMSK，FM，PM調制的時域波形和頻譜圖。經測試，信號時域波形包絡平滑穩定，無毛刺；信號頻譜圖符合調制方式特征，主瓣寬度與數據速率和滾降系數相符合，且輸出穩定可靠，符合設計指標和參數要求。

4結論

系統采用LabWindows/CVI環境進行開發，縮短了開發時間，降低了開發難度，提高了系統的可操作性。另外，系統采用正交調制方法，當需要對系統功能進行調整時，底層硬件系統無須進行任何改動，只需適當升級上位機軟件，有效提高了系統功能的靈活性。