一種可用于LVDS接收器的高速CMOS運放

張 印，李海松，韓本光

（西安微電子技術研究所 陜西 西安710065）

一種可用于LVDS接收器的高速CMOS運放

張 印，李海松，韓本光

（西安微電子技術研究所 陜西 西安710065）

本文針對高速LVDS接收器電路，研究設計了一種高速、單位增益帶寬1.46 GHz的CMOS運放。充分考慮LVDS的電氣特點，采用了高速運放電路結構，基于0.13 μm 1.2 V/3.3 V CMOS工藝，進行了設計與仿真。仿真結果表明：該運放電路可以用于實現LVDS接收器。

LVDS接收器；差分信號；折疊式共源共柵；高速CMOS運放

隨著IC工藝的飛速發展，超大規模集成電路（VLSI）設計越來越傾向于高速、低功耗領域。芯片和系統的整體性能也日益受到芯片間輸入輸出接口（I/ O）電路的速度和功耗限制。而目前LVDS技術已成為高速低功耗數據傳輸領域的主流技術。它具有信號擺幅小、速度快、功耗低、抗共模噪聲能力強、電磁干擾小等優點[1-3]。

LVDS接口技術的原理可簡單概括為：由驅動器（driver）將CMOS或TTL信號轉換成LVDS差分信號，并經過互連線傳輸到接收器端，而接收器又將差分信號還原成CMOS或TTL信號。作為LVDS接收器，其一般的電路實現結構為CMOS運放[4-5]。而由于LVDS技術的電氣特點，使得對于作為構成接收器的運放必然有相應的指標要求。

文中所設計的運放具有軌到軌的共模輸入范圍，并具有足夠大的單位增益帶寬以滿足LVDS數據傳輸速率的要求。設計基于0.13 μm 1.2 V/3.3 V CMOS工藝。

1 運放電路設計

運放電路是LVDS接收器的核心部分。其重要功能是將高速、低擺幅LVDS差分信號進行放大，并實現雙端差分信號到單端信號的轉換，并最終得到可供后級邏輯模塊識別的CMOS信號。 由LVDS接收器的電氣特點，得到作為其核心電路——運放的相應指標，并以此指標為依據提出本文所設計的運放具體電路。

1.1 運放設計指標分析

由于LVDS驅動器和接收器可能存在參考地的電勢差 Vgpd，接收器端輸入的共模電平會產生相對1.2 V標稱值的偏移。為了保證可靠的信號接收，LVDS標準TIA-EIA規定，接收電路必須在0.05～2.35 V的輸入共模電平范圍內穩定工作[6]。

表1所列為IEEE Std 1596.3-1996標準中定義的LVDS接收電路的部分電氣規范值。由此得到，運放的輸入共模輸入范圍應該至少包含0.05～2.35 V區間。另一點，本文設計的CMOS運放，期望用于數據傳輸速率能夠達到1 Gbps的接收器，因而對運放的單位增益帶寬有所要求。在參考了相關文獻的基礎上[7]，并結合本文實際仿真驗證，確定了本文所設計的運放需滿足單位增益帶寬GBW≥670 MHz。

表1 LVDS接收器電氣規范

1.2 運放電路結構分析

結合1.1節中對運放指標的分析，在相關參考文獻中LVDS接收器電路結構的的基礎上[8-9]，本文將用于LVDS接收器的運放電路設計為兩級結構：其中，第一級為信號預放大級，將傳輸過程中被衰減的LVDS差分信號放大到合適的幅值，并對信號的共模電平進行調整，便于后級進行信號處理；同時，考慮到輸入信號的共模電平范圍很寬，設計了包含NMOS輸入運放和PMOS輸入運放，分別獨立對輸入信號進行預放大，如此可以實現軌到軌的輸入。第二級為主放大級，功能是將第一級輸出的信號進一步放大并實現雙端差分信號到單端信號的轉換，最終得到可供后級邏輯模塊識別的CMOS信號。至此，得到運放的整體框圖如圖1所示。

圖1 運放結構框圖

1.3 各模塊電路設計

圖1中NMOS輸入電流轉換型運放的具體實現電路如圖2所示（PMOS輸入型結構為對偶結構，不再給出）。該運放是一種全差分高速CMOS電路，可以很好的抑制輸入信號的共模分量的擾動[10-12]。輸出信號voa和vob的共模電平得到了很好的穩定，便于后級運放進行處理。

該電路為對稱結構，其交流小信號增益只進行半邊電路分析即可。記via為輸入管M2所加的交流小信號，則M2管產生的小信號電流為viagm2，M6管鏡像M7管的電流，并在二極管連接的M4管柵漏端產生輸出小信號voa，

同樣的分析，vob與vib的關系與該式相同。via和vib為差分信號，有vib=-via，得到雙端輸出時的交流小信號增益為：

圖2 NMOS輸入電流轉換型運放

圖3 折疊式共源共柵運放

圖1中N、P結合型折疊式共源共柵運放的具體實現電路如圖3所示[14]。該電路最重要的特點是輸入共模范圍是從VSS到VDD。其次，該電路的總跨導在共模輸入電壓約為電源電壓VDD的二分之一時達到最大值[15]。設計時，使得前一級運放的輸出共模電平值盡量接近VDD的一半，實現兩級之間很好的對接。

該電路Vb1，Vb2和Vb3為偏置電平，設計時為了實現運放較高的單位增益帶寬，將M1～2和M7～8偏置在線性區。M9和M10組成NMOS差分對，M11和M12組成PMOS差分對。輸入信號Vob經兩條通路到輸出Vo1，一條是經過NMOS差分對、M6管，另一條是經過PMOS差分對、M4管。先以第一條信號通路分析。由于M7～8的等效電阻很小，因而該差分對的增益很小，M6管對M8漏極的小信號進行共柵極放大，得到輸出Vo1。該通路的小信號增益為：

Ron8和Ron2為線性區管M8、M2的導通電阻。對第二條通路的分析與上類似，小信號增益為：

設計時，使得NMOS管與PMOS管相匹配，有gm10≈gm12，gm6≈gm4及Ron8≈Ron2，因而可得該級運放總的增益為：

2 電路仿真驗證

圖2所示的NMOS輸入型運放的輸入共模電平仿真曲線如圖4所示。

圖4 輸入共模電平范圍仿真結果

由圖4以看出，在1.2～3.3 V范圍內，輸出隨輸入呈線性關系，該范圍即為輸入共模電平范圍。NMOS電流轉換型運放的其他性能指標如表2所示（電容負載取為100 fF）：

表2 仿真結果列表

圖3示的折疊式共源共柵運放的仿真波形如圖5、6所示。圖5為運放頻率特性仿真結果，可看出運放的單位增益帶寬為1.46 GHz。圖6為運放瞬態特性仿真波形。

圖3所示的折疊式共源共柵運放的性能仿真結果如表3所示（電容負載取為50 fF）：

3 芯片測試

圖5 運放增益及頻率特性圖

圖6 瞬態特性圖

表3 仿真結果列表

文中設計的高速CMOS運放用于某款LVDS接收器，流片后對LVDS接收器的性能參數進行了測試。測試的結果完全符合IEEE Std 1596.3-1996標準。圖7為進行測試的電路板。

圖7 LVDS接收器測試電路板

按照LVDS的IEEE標準中規定的測試方法，對LVDS接收器閾值及輸入共模范圍進行測試，測試結果如表4所示。

表4 LVDS接收器測試結果

表4中，Via、Vib分別是LVDS接收器的兩個輸入端口所加電壓值。由測試結果看，接收器的輸入差分電壓在100 mV至600 mV范圍內，接收器的輸出狀態正確。表明接收器輸入閾值及輸入共模范圍這兩個指標均滿足要求。

4 結 論

文中基于LVDS接收器的電氣特點，設計了其核心部分電路——運放。所設計的運放具有軌到軌的輸入范圍，且有1.46 GHz的單位增益帶寬和高的擺率。設計基于0.13 μm 1.2 V/3.3 V CMOS工藝。所設計的運放電路已用于某款LVDS接收器，且該接收器流片后實測的性能指標均符合IEEE標準。

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High speed CMOS amplifier for LVDS receiver

ZHANG Yin，LI Hai-song，HAN Ben-guang
（Micro-electronics Technology Institute，Xi'an 710065，China）

A high speed LVDS receiver circuit has been studied in this paper and a high speed CMOS amplifier which has a unit gain bandwith of nearly 1GHz has been designed.Taking fully into consideration of the electrical characteristic of LVDS receiver，a high speed circuit design has been used，based on the 0.13 μm 1.2 V/3.3 V CMOS technology，the CMOS amplifier circuit has been designed and simulated.The simulation result has showed that the amplifier circuit can be satisfied with the performance of LVDS receiver.

LVDS receiver；differential signal；folded cascode；high speed CMOS amplifier

TN43；TN45

A

1674－6236（2017）10-0128-04

2016-04-11稿件編號：201604109

張 ?。?988—），男，陜西咸陽人，碩士研究生。研究方向：模擬集成電路設計。