數據采集系統中SDRAM控制器的FPGA設計

雷能芳

（渭南師范學院 數理學院，陜西 渭南 714000）

數據采集系統中SDRAM控制器的FPGA設計

雷能芳

（渭南師范學院 數理學院，陜西 渭南 714000）

針對SDRAM時序控制復雜等設計難點，提出了一種基于現場可編程門陣列 （FPGA）設計SDRAM控制器的方法。使用狀態機的設計思想，采用Verilog硬件描述語言對時序控制程序進行了設計。通過Modelsim SE 6.0開發平臺進行了時序仿真，得到的SDRAM讀寫仿真波形圖時序合理、邏輯正確。

FPGA；SDRAM控制器；狀態機；Verilog硬件描述語言；時序仿真

數據存儲是數據采集系統中的重要組成部分，同步動態隨機存儲器（Synchronous Dynamic Random Access Memory，SDRAM）因其具有精度高、讀寫速度快、支持突發式讀寫及價格低廉等優點，成為數據緩存器的首選存儲介質。但其需要不斷地刷新，控制時序和機制比較復雜，給用戶操作帶來不便[1-2]。因此其接口控制電路的設計是關鍵。而且，隨著集成電路和可編程邏輯器件的快速發展，使得FPGA在處理速度、硬件資源和靈活性方面具有更大的優越性[3-4]。基于FPGA的這種優勢，本文提出了一種基于FPGA芯片，采用大容量高速緩存器SDRAM來對傳輸數據進行緩存，不但解決了存儲容量問題，而且也解決了速率問題[5]。

1 SDRAM工作原理

1.1 SDRAM有以下幾個工作特性

1）SDRAM的初始化

SDRAM在上電后要有200 us的輸入穩定期，在這個時間內不可以對SDRAM接口做任何操作；之后由一個預充電指令完成對所有頁的預充電操作；接著發出8條刷新操作指令；最后在模式配置指令下完成SDRAM內部模式寄存器的配置[6-8]。

2）訪問存儲單元

通常一個SDRAM中包含幾個Bank，SDRAM是以Bank為組織，由Bank地址線BA控制Bank之間的選擇，每個Bank的存儲單元是按行和列尋址的。為了減少I/O引腳數量，SDRAM復用地址線，所以在讀寫SDRAM時，先由行激發命令激活要讀寫的Bank，并鎖存行地址，然后在讀寫指令有效時鎖存列地址。

3）刷新

為了提高存儲密度，SDRAM采用硅片電容存儲數據，而電容總是傾向于放電，因此SDRAM光是上電并不能一直保存數據，必須在電容放電完成之前給電容提前充一次電即執行一次自動刷新指令以避免數據丟失。

4）預充電

由于SDRAM的尋址具有獨占性，所以在進行讀寫操作后，如果要對另一行進行尋址，就要將原來有效（工作）行關閉，重新發送行/列地址。Bank關閉現有工作行，準備打開新行的操作就是預充電。

5）操作控制

SDRAM的具體控制命令由一些專用控制引腳和地址線輔助完成。CS、RAS、CAS和WR在時鐘上升沿的狀態決定具體操作動作，地址線和Bank選擇控制線在部分操作動作中作為輔助參數輸入。SDRAM具體操作指令如表1所示。

表1 SDRAM 操作命令真值表

1.2SDRAM的幾個重要參數

tRCD：SDRAM[8-10]行列地址線復用，地址線分兩次送出，先送行地址線，再送列地址線，而且二者之間要有一定時間間隔tRCD。

CL（CAS Latency，CAS 潛伏期）：讀命令與數據有效之間的延遲時間。

tREF：對所有行完成一次刷新的時間。目前公認的標準是，存儲體中電容的數據有效保存期上限是64 ms。

tRP（Precharge command Period，預充電有效周期）：在發出預充電命令之后，要經過一段時間才能允許發送行激發命令打開新的工作行。

BL（Burst Lengths，突發長度）：對某一 Bank 同一行中相鄰的存儲單元連續進讀/寫操作所涉及到的存儲單元（列）的數量。SDRAM可實現突發式的讀/寫，支持的突發長度可設置為1個，2個，4個，8個數據周期或者全頁模式。SDRAM雖然支持數據全頁突發傳輸方式，但一次最多只能傳輸完一行的數據，這是因為當存儲數據所在的行不同時，需要用預充電命令釋放當前行并由行有效命令重新激活所需行。

2 SDRAM控制器的FPGA實現

本設計使用的SDRAM芯片是HY57V643220D型號芯片，有4個Bank，2根Bank選擇線BA1、BA0，每一個 Bank 有 11 行（A10～A0）、8 列（A7～A0），容量為4Bankx 512 Kx 32 bit，即8 MB。FPGA采用ALTERA公司的Cyclone系列芯片EP1C12Q240C8。

SDRAM控制器邏輯圖見圖1。它主要由時序控制模塊、命令解析模塊及數據傳輸模塊[11-14]組成。下面詳細介紹各個子模塊的功能及Verilog HDL[15]設計方法。

圖1 SDRAM控制器邏輯圖

2.1 時序控制模塊

時序控制模塊是SDRAM控制器的核心。該模塊內部設有兩個狀態機，其中一個用來控制上電初始化的狀態遷移，另外一個用來控制正常工作時的狀態遷移。通過對各個狀態的保持時間的控制，完成SDRAM的上電初始化、定時刷新和讀寫控制等狀態的遷移。SDRAM初始化時狀態遷移示意圖如圖2所示，正常工作時狀態遷移示意圖如圖3所示。

圖2 初始化狀態遷移示意圖

圖3 SDRAM讀寫狀態遷移示意圖

系統加電后SDRAM控制器先進入初始化狀態，依次完成如下過程：上電等待至少200 us；所有Bank預充電；8次自動刷新過程；模式寄存器設置等過程。初始化完成后，SDRAM將進入正常工作狀態。

不操作SDRAM時控制器處于空閑狀態。在接到讀/寫請求之后，SDRAM處于行選通狀態。因為行、列地址線復用，二者之間有一個tRCD的時間間隔，此時間間隔通過行選通等待狀態來完成，之后控制器根據讀/寫請求信號進入讀/寫數據狀態，同時控制器產生一個SDRAM讀/寫應答信號。如果控制器產生的是讀應答信號，經過CL的潛伏期進入讀操作；如果控制器產生的是寫應答信號，SDRAM開始進行寫操作。在完成讀/寫操作后若需要換行進行讀/寫，控制器必須執行一次預充電命令關閉原來有效工作行，然后進入到空閑狀態等待下一輪讀/寫操作。SDRAM要不斷進行刷新才能保留住數據，當有自刷新請求信號產生時，控制器進入自刷新狀態，而且自刷新操作優先級高于讀/寫操作。

2.2 命令解析模塊

命令解析模塊是利用SDRAM命令真值表，根據時序控制模塊產生的各個不同狀態對FPGA和SDRAM 的接口控制信號 cke、ras_n、cas_n、we_n 等進行賦值，從而來實現對SDRAM的控制。

2.3 數據傳輸模塊

數據傳輸模塊就是要在指定的時間狀態里，根據時序控制模塊的不同狀態指示讀寫SDRAM相應地址的數據，以實現對SDRAM數據總線的控制。由于dataout是雙向數據線，故要有一個方向控制位，也就是當作為輸入數據線時，輸出就是高阻態；當作為輸出口時，輸入就為高阻態。

3 時序仿真驗證

在本設計中，突發長度BL設置為全頁突發模式，潛伏期CL設置為3，行列地址線有效時間間隔tRCD設置為3。使用仿真工具Modelsim SE對SDRAM控制器進行了時序仿真[7-8]。圖4為突發寫操作的時序仿真波形，行選通后再經過3個時鐘周期，發出寫操作命令，依次往Bank 0中寫入206、207、208、209等256個32位數據。圖5為突發讀操作的時序仿真波形，行選通后再經過3個時鐘周期，發出讀操作命令，等待3個時鐘的潛伏期，從SDRAM的Bank 0 中依次讀出 206、207、208、209 等 256 個 32位數據，實現了正確的全頁突發讀/寫操作。

圖4 SDRAM突發寫時序仿真波形

圖5 SDRAM突發讀時序仿真波形

4 結束語

文中結合SDRAM的控制指令，介紹了一種基于FPGA的SDRAM控制器的設計方案。設計中通過狀態機的設計思想，采用Verilog硬件描述語言編程實現對SDRAM邏輯控制。FPGA開發采用Altera公司的Quartus II9.1與Modelsim SE 6.0進行綜合、布局布線與仿真。仿真結果表明，用現場可編程門陣列FPGA器件對SDRAM進行復雜時序的控制設計是準確可行的。SDRAM作為高速的數據緩存，在基于FPGA的控制下，將會在高速、高密度、高端的數字存儲和傳輸系統中得到更加廣泛的使用。

[1]李木國，何文濤，劉于之.基于PCI總線高速數據采集卡的SDRAM控制器設計[J].計算機測量與控制，2011，19（10）:2578-2580.

[2]張富貴，陳宇熠，吳雪梅，等.SDRAM控制器的FPGA設計及驗證[J].中國農機化學報，2013，39（5）:238-241.

[3]惠為君.基于FPGA的SDRAM控制器[J].電腦知識與技術，2015（5）:241-242.

[4]項力領，劉智，楊陽，等.單片SDRAM的數據讀寫乒乓操作設計[J].長春理工大學學報：自然科學版， 2013，36（5）:140-143.

[5]劉浩淼，卞樹檀，朱守保.SDRAM控制器簡易化設計[J].電子設計工程，2013，19（19）:52-54.

[6]向強，蔡威，姬高飛，等.基于FPGA的圖像數據緩存控制器設計[J].西南民族大學學報：自然科學版， 2013，39（3）:461-463.

[7]王永康，顧曉東.基于FPGA的星載圖像實時處理系統設計[J].電子設計工程， 2015，23（3）:179-181.

[8]康磊，雒明世.基于FPGA的雙端口SDRAM控制器的實現[J].電氣自動化， 2013，35（4）:97-99.

[9]柳炳琦，庹先國，蔣鑫.基于FPGA的多路數據采集系統的研究與設計 [J].核電子學與探測技術，2013，35（4）:622-625.

[10]劉文彬，朱名日，鄭丹平.基于FPGA的大容量高速采集系統的設計 [J].計算機測量與控制，2014，22（11）:3751-3753.

[11]楊會建，田成軍，楊志娟，等.基于FPGA的SDRAM乒乓讀寫操作設計[J].長春理工大學學報：自然科學版， 2015，38（2）:67-71.

[12]侯宏錄，張文芳.基于FPGA的SDRAM控制器設計方案[J].兵工自動化， 2012，31（2）:57-59.

[13]孫佳郡，劉子龍，何明軍.基于FPGA的高效率SDRAM讀寫雙口控制器設計[J].制造業自動化，2013，35（10）:115-117.

[14]肖積濤，馬幼鳴，周鳴爭，等.基于FPGA的高速數據采集系統的設計與實現[J]計算機技術與發展，2012，22（6）:217-219.

[15]王金明.數字系統設計與Verilog HDL[M].4版.北京:電子工業出版社，2011.

Design of SDRAM controller in data acquisition system based on FPGA

LEI Neng-fang
（School of Mathematics and Physics， Weinan Teachers University， Weinan 714000， China）

According to the difficulty in complex timing control of SDRAM，a general SDRAM controller is designed using Field Programmable Gate Array （FPGA）.The timing control program is designed by using the design concept of state machine and Verilog hardware description language.By using the simulator of the Modelsim SE 6.0，the simulative waveforms for reading and writing SDRAM are presented with reasonable time sequence and correct logic.

FPGA； SDRAM controller； state machine； Verilog HDL； timing simulation

TN929.11

：A

：1674－6236（2017）15-0137-04

2016-06-22稿件編號：201606158

陜西省教育廳科學研究計劃項目（14JK1247）；渭南師范學院特色學科建設項目（14TSXK07）

雷能芳（1973—），女，陜西澄城人，講師。研究方向：數據采集與傳輸。