V4系列FPGA全局時鐘緩沖器的內(nèi)建自測試研究*

董宜平，謝達，宋林峰，周道逵

（中國電子科技集團公司第五十八研究所，江蘇無錫214072）

V4系列FPGA全局時鐘緩沖器的內(nèi)建自測試研究*

董宜平，謝達，宋林峰，周道逵

（中國電子科技集團公司第五十八研究所，江蘇無錫214072）

提出一種新的基于V4系列FPGA全局時鐘緩沖器的內(nèi)建自測試方法。目前關(guān)鍵時鐘緩沖器內(nèi)建自測試正面臨巨大的挑戰(zhàn)，時序問題是目前發(fā)現(xiàn)的時鐘緩沖器內(nèi)建自測試的主要問題。由于時鐘緩沖器輸入端的同步開關(guān)會產(chǎn)生不同的相移，使得正常的器件內(nèi)建自測試中產(chǎn)生故障指示。此外，目前時鐘緩沖器內(nèi)建自測試使用的是普通的布線資源連接時鐘信號，而不是使用專用的時鐘布線資源，這種方法會加劇時序問題。提出一種改良的方法去解決內(nèi)建自測試的時序問題，并討論這種方法對于可測試的最大時鐘頻率和總測試時間的影響。所有測試環(huán)節(jié)均在V4系列FPGA上實現(xiàn)。

內(nèi)建自測試；時鐘樹

1 引言

內(nèi)建自測試方法在過去15年里已成為FPGA領(lǐng)域的一個熱點話題。其基本要點是配置FPGA使其實現(xiàn)對自身的測試并返回測試結(jié)果，通過測試結(jié)果可以判斷器件是否達到需要的功能和性能。測試完成后，測試邏輯便不復(fù)存在，這使得在正常配置特定的功能后沒有面積和性能方面的損失。由于其可編程的特性，為保證高覆蓋率和測試多模式下運行情況，需要反復(fù)多次配置資源。內(nèi)建自測試BIST方法已被開發(fā)用于FPGA的各種主要可編程資源的測試和驗證，包括可配置邏輯塊（CLB），隨機存取存儲器（RAM），數(shù)字信號處理器（DSP）和輸入/輸出（I/O）邏輯?！?br>