基于LVDS的高可靠性長線傳輸設計*

劉佳寧,文 豐,王淑琴,劉東海

(中北大學電子測試技術國家重點實驗室,太原 030051)

基于LVDS的高可靠性長線傳輸設計*

劉佳寧,文 豐*,王淑琴,劉東海

(中北大學電子測試技術國家重點實驗室,太原 030051)

針對高速數據遠距離傳輸時可靠性低的問題,提出了一種基于LVDS的高可靠性長線傳輸系統。采用電流環傳輸指令,增強其抗干擾能力,并在邏輯上設計了雙重計數消抖的防指令誤判技術;重點介紹了一種簡單、易實現的10B/6B向前糾錯編碼,以犧牲一定有效帶寬為代價,通過對線上傳輸的有效數據增加監督碼元,大大降低了數據傳輸的誤碼率。經實踐驗證,在總長119 m,由多級低頻電連接器連接的屏蔽雙絞線上,該系統實現了418 Mbit/s碼率串行數據的零誤碼率傳輸。

長線傳輸;高可靠性;LVDS接口;10B6B編碼;零誤碼率

測試領域經常需要通過工控計算機遠程控制和測量被測設備,因此需要對數字信息進行長線傳輸[1]。某測試任務中,要求引入數據采集裝置采集被測設備的多路模擬量,并將數據實時回傳至測試設備。然而,由于測試環境特殊,測試人員無法近距離靠近,只能通過長線遠距離傳輸數據。加上傳輸電纜周圍環境復雜,電磁干擾大,使用電連接器多,傳輸速度快等因素,RS422、RS485等傳統的串行總線已無法滿足要求,本設計中選用LVDS總線作為解決該問題的新方向[2]。

然而LVDS信號本身傳輸距離只有幾米,盡管在硬件設計中加入了發送驅動器和接收均衡器以增強信號的驅動能力[3],零誤碼率要求下信號也只能傳輸60 m,傳輸電纜增加至100 m時LVDS已開始頻繁失鎖,無法正常工作。因此LVDS信號的抗干擾能力雖然比傳統串行總線高很多,但還是無法滿足本任務中惡劣環境下數據傳輸的完整性要求,在硬件設計無法繼續優化的條件下,本設計在邏輯上提出了一種10B/6B向前糾錯的編碼方式,通過增加監督碼元增強LVDS信號的傳輸可靠性,使LVDS數據在雙絞線上的傳輸距離達到119 m,達到任務要求。

1 總體方案設計

本系統由一條命令傳輸鏈路和一條數據傳輸鏈路組成,總體原理框圖如圖1所示。

圖1 系統總體設計框圖

根據測試環境要求,被測采編設備需要使用電纜穿過設備穿艙電纜網與地面測試設備相連,其傳輸距離超過100 m,再加上電纜之間的多對電連接器和惡劣的電磁環境,因此本任務對傳輸鏈路的可靠性提出了嚴峻的考驗。

實驗室研發階段,使用1段11 m,7段15 m和1段3 m,總長119 m的高性能屏蔽雙絞線電纜有效模擬穿艙電纜網,電纜接口采用10對J14H型連接器相連,以418 Mbit/s的碼率在模擬電纜上模擬高速傳輸數據,通過大量測試驗證設計方案的可行性和可靠性。模擬電纜連接示意圖如圖2所示。

圖2 模擬電纜連接示意圖

2 硬件電路設計

2.1 指令傳輸鏈路設計

本系統中指令采用光電隔離的電流環信號傳輸,指令信號通過電流的有無指示而非電位的高低。因為信號對電磁干擾的敏感性主要體現在電位的上下浮動,對電流的影響微乎其微,因此相比于傳統的電壓信號,電流信號具有更強的抗干擾能力,更能滿足命令傳輸鏈路的高可靠性要求,從而避免由于碼間串擾導致的指令誤發送。然而光耦的開關速度較低,一般不會超過10 m,因此限制了傳輸信號的頻率,本系統命令字的上傳速率不會超過5 kHz,完全滿足要求[4]。

圖3 指令傳輸接口電路

接口電路選用HCPL-2631直插光耦,電路示意如圖3所示。當指令信號邏輯為低時,發送端光耦內部導通,傳輸電流環上有電流通過,接收端光耦導通,其指令接收端電位邏輯為低。可通過調節電阻R2的取值調整發送光耦的導通電流,適當增大線上傳輸電流可增大電氣噪聲容限。反之,如果指令信號邏輯為高時,發送端光耦輸出高阻態,傳輸電流環沒有電流通過,接收端光耦截止,指令接收端電位被R1電阻上拉為高電平。

2.2 數據及狀態鏈路設計

數據和狀態鏈路采用LVDS總線作為傳輸方式,選用TI公司的10位總線型應用芯片組SN65LV1023A和SN65LV1224B作為高速LVDS信號的發送和接收芯片,其傳輸速率在100 Mbit/s～650 Mbit/s之間,滿足本設計中418 Mbit/s的速率要求。其中,SN65LV1023A芯片作為串化器將FPGA輸出的10 bit信號附加內嵌時鐘后轉化為串行碼輸出,增大其傳輸距離的同時,時鐘的內嵌可以有效減少因為外界干擾導致時鐘和信號不同步造成數據傳輸出錯的概率[5]。同時,硬件設計上增加發送驅動器和接收均衡器以增強信號的驅動能力,應對LVDS信號本身無法長距離傳輸的弊端。驅動器和均衡器選擇TI公司的LMH0001和LMH0074,LMH0001可以將SN65LV1023A輸出差分信號壓差從200 mV提升至2 V左右,有效延長其傳輸距離。信號接收端,由于使用的傳輸介質為帶屏蔽雙絞線,屬于有損耗傳輸線,且信號頻率較高,為百兆級,高頻信號邊沿變化速率降低,在接收端嚴重衰減,造成碼間串擾,LMH0074可以在50 M～650 M的帶寬內自動補償信號衰減,使其恢復至正常強度,再通過DS92LV1224B解串器將串行碼轉換為10 bit并行數據,經轉發器傳輸接口傳輸至上位機對數據進行分析和處理[6]。

圖4 數據傳輸接口電路

接口電路示意如圖4所示,R1和R2作為傳輸介質終端匹配電阻,用于防止信號在終端發生反射,布局時應盡量靠近芯片引腳。R3、R6和R4、R5用于調整輸出電平。C1、C2、C3、C4全部作為隔直電容,為從雙絞線輸出衰減后的信號提供交流耦合,以減少發送端與輸出端偏置電位上的牽連,接收端電位不會影響正常信號的傳輸。

3 軟件邏輯設計

本設計中采用通信技術中常用的向前糾錯方式(FEC)進行糾錯編碼,降低數據遠距離高速傳輸的誤碼率以提高數據傳輸的可靠性。由于數據傳輸碼率較高,為418 Mbit/s,且容量較大,傳輸時間長,因此需要選擇一種編碼譯碼速度快,延時短且碼型簡單的編碼方式,向前糾錯方式中廣泛應用的線性分組碼不僅可以糾正隨機誤差,實時性好,而且在處理突發性錯誤方面也占優勢,是一種非常適合本設計的編碼方式。根據實際需求,基于線性分組碼設計了一種10B/6B編碼,將要發送6 bit數據根據預先設定的映射關系映射為10 bit,多出的4 bit即編碼部分,解碼時根據這4 bit生成校驗碼校驗數據。

3.1 線上編碼機制

根據線性分組碼的編碼原理,(n,k)分組碼要求2r-1≥n,(r=n-k),才能用r個監督位構造r個監督關系式來指示一位誤碼的n中可能位置,從而實現差錯控制。LVDS數據每次傳輸10 bit,至少需要4 bit監督位,因此該編碼方式的中心思想是由4 bit監督位構造4個監督關系式指示錯碼的10種位置。這4 bit監督位產生的4個監督關系式理論上可以產生16種校正子碼組,因此需要選擇合適的校正子碼組來生成更適合傳輸的碼型,從而改善線上直流電平偏移的狀況。具體地,設定的編碼校正子與誤碼位置關系如表1所示。

表1 10B6B碼校正子與誤碼位置

表1中,S1、S2、S3、S4表示由監督關系方程式計算得到的校正子。由表1可知,當誤碼位置在a6、a8、a0、a2、a3校正子S1=1,否則S1=0。因此有:

S1=a6⊕a8⊕a0⊕a2⊕a3,

同理有

S2=a9⊕a0⊕a1⊕a2⊕a3

S3=a5⊕a7⊕a9⊕a1⊕a3

S4=a4⊕a7⊕a8⊕a1⊕a2

編碼時取a9、a8、a7、a6、a5、a4為信息碼元,a3、a2、a1、a0為監督碼元,信息碼元隨機,而監督碼元可由監督關系式決定,即由以下監督方程唯一確定:

a0=a4⊕a5⊕a6⊕a9

a1=a6⊕a8⊕a9

a2=a4⊕a6⊕a7⊕a9

a3=a5⊕a6⊕a7⊕a8

由上面的方程式可以得到64個碼組,用于傳輸3種數據:有效數據,狀態字,同步碼。LVDS數據位具體定義如表2所示。

表2 LVDS數據data[9:0]表示含義

有效數據每個字節需要傳輸兩次,第1次低4 bit,第2次高4 bit,由LVDS高兩位作為高低bit標示;狀態字6 bit也需要傳輸兩次,第1次低3 bit,第2次高3 bit,由LVDS高3位作為高低bit標示;0000011111作為同步碼用于LVDS器件鎖定與同步,設計時采用同步碼與有效數據交替發送的方式,在總線空閑的時候,發送端自動編譯同步碼填充鏈路,使之保持通暢,這樣做不僅可以協調有效數據碼率與發送碼率不匹配的問題,而且提高了鏈路的可靠性[7]。然而,同步碼的發送沒有經過編碼,其傳輸過程不可控,考慮到對其進行編碼需要耗費額外帶寬且實際意義不大,實際傳輸時僅考慮1 bit誤碼的同步碼冗余,即通過查表的方式,接收時將表3所示的冗余同步碼當做無效同步碼處理。

表3 冗余同步碼

3.2 LVDS發送單元

LVDS發送單元邏輯控制如圖5所示,在發送時鐘下降沿采樣發送標志和緩存offset,當發送標志有效且offset偏置大于512 byte時線上發送緩存數據,否則發送由同步碼填充的狀態字。彈上數據和狀態字均在編碼后發送,編碼方式采用查表法,具體發送流程如圖5所示。

圖5 LVDS發送流程圖

圖6 LVDS接收流程圖

3.3 LVDS接收單元

對于接收單元,由于LVDS發送端自動將發送時鐘內嵌到數據流中,解串時不需要考慮數據與時鐘不同步的問題,在每個接收時鐘Tclk上升沿解碼校驗收到的數據,下降沿將校驗完成數據寫入接收緩存或鎖存為狀態字。具體接收流程如圖6所示。

3.4 指令接收單元

指令接收的準確與否直接關系到鏈路能否正常通訊,本設計中通過高頻時鐘對串行指令進行雙重計數消抖,保證指令的正確接收。全局時鐘Clk為30 MHz,分頻采樣時鐘Clk_div為1 kHz,第一重計數對單個指令進行移位寄存器表決和消抖,第二重計數對整個指令延時消抖,2重消抖措施可以保證指令的正確接收[8]。

4 可靠性驗證與分析

為有效驗證設計的可行性,使用上位機,地面測試臺,地面轉發器和彈上采編裝置搭建完整的閉環測試系統,配合模擬電纜完整模擬整個彈上環境。通過回收彈上數據并在上位機上處理分析進行大量測試,驗證本設計在特定環境下的可靠性。測試數據幀結構如圖7所示,數據內容為00H～59H的遞增數,包計數用于鑒定丟包。

圖7 測試數據幀結構

每次回收數據量4 G,25次循環測試后,對測試總量100 G的回收數據進行誤碼率分析,具體結果如表4所示。由測試結果可知,在418 Mbit/s傳輸速率條件下,硬件電路最長可以保證59 m的傳輸距離,遠遠達不到技術指標要求的104 m,且傳輸距離越長,線上數據信號越差,誤碼率也就越高,甚至當電纜長度增加到119 m時LVDS鏈路已經開始頻繁失鎖,無法正常通信。增加線上10B6B編碼后,雖然會導致數據有效帶寬降低,卻能有效增加數據傳輸距離,降低誤碼率,保證傳輸的可靠性,使數據的傳輸距離超過119 m,滿足了設計指標要求。

表4 測試結果

5 結束語

本文針對測試任務要求的數據遠距離高可靠性傳輸,在硬件上,對指令邏輯采用電流信號發送,對LVDS數據信號做預加重和均衡處理。在邏輯上,對指令的接收采用高頻采樣和雙重計數消抖,對LVDS信號增加10B/6B在線編碼,對線上傳輸的所有碼型均增加了校驗機制,極大的改善了鏈路狀況。經過大量測試驗證,數據能夠以418 Mbit/s的碼率在總長119 m的屏蔽雙絞線電纜上實現零誤碼傳輸。

[1] 張文棟. 存儲測試系統的設計理論及其應用[M]. 北京:高等教育出版社.2002:9-20.

[2] 郭寶鋒,韓壯志,何強. 基于FPGA的高速數據長線傳輸系統的設計[J]. 測控技術,2012;31(5):85-88.

[3] 戴蕭嫣,王立恒,李圣昆,等. 基于 LVDS 的長線傳輸模塊設計[J]. 通信技術,2009,11(42):4-5.

[4] 姚永興,焦新泉,馬培嬌. 高可靠性遠程數據傳輸系統設計[J]. 計算機測量與控制,2011;19(8):1968-1971.

[5] 郭柳柳,儲成君,甄國涌,等. 基于PXI總線高速數據傳輸卡的設計[J]. 計算機測量與控制,2014;22(6):1899-1901.

[6] 李輝景,王淑琴,任勇峰,等. 基于CRC校驗的高速長線LVDS傳輸設計[J]. 電子器件,2015;38(6):1346-1351.

[7] 任勇峰,彭巧君,劉占峰,等.基于FPGA的CPCI高速讀數接口設計[J]. 電子器件,2015,38(1):148-151.

[8] 甄國涌,瞿林,劉東海. 基于LVDS技術的遠程數據傳輸延展卡的設計[J]. 電子技術應用,2014;40(8):44-47.

DesignofLong-DistanceTransmissionwithHighReliabilityBasedonLVDS*

LIUJianing,WENFeng*,WANGShuqin,LIUDonghai

(National Key Laboratory for Electronic Measurement Technology,North University of China,Taiyuan 030051,China)

In viewed of the low reliability in the high-speed and long distance data transmission,the design of long-distance transmission system with high reliability was put forward based on LVDS interface. The current loop signal transmission methods increased anti-jamming capability of command,and the dithering elimination technology of double counter prevented instruction misjudgment. It is mainly introduced about 10B/6B on-line coding mechanism of FEC which was easy to implement at the cost of sacrifice on valid bandwidth,and increased of monitor code to encoded the valid data on line,the bit error rate is greatly decreased and the realization of data transmission increased. By the practical test,the LVDS serial data at the rate of 418 Mbit/s could realize zero bit error rate transmission in 119 m shielded twisted-pair with lots of low-frequency connectors.

long-distance transmission;high reliability;LVDS interface;10B/6B encode;zero bit error rate(BER)

10.3969/j.issn.1005-9490.2017.05.030

項目來源:國家自然科學基金項目(51225504)

2016-08-21修改日期2016-10-10

TN811

A

1005-9490(2017)05-1209-05

劉佳寧(1992-),男,漢族,山西人,在讀碩士,主要研究方向為數據采集與存儲,583323847@qq.com;

文豐(1977-),男,漢族,四川人,中北大學副教授,主要研究方向為高沖擊測量技術。