低抖動高線性壓控振蕩器設計與仿真分析

崔冰， 楊驍， 徐錦里

(1. 華僑大學 信息科學與工程學院， 福建 廈門 361021； 2. 廈門市ASIC與系統重點實驗室， 福建 廈門 361008)

低抖動高線性壓控振蕩器設計與仿真分析

崔冰1,2， 楊驍1,2， 徐錦里1,2

(1. 華僑大學 信息科學與工程學院， 福建 廈門 361021； 2. 廈門市ASIC與系統重點實驗室， 福建 廈門 361008)

設計一種應用于鎖相環(PLL)電路的壓控振蕩器(VCO).該電路采用浮空電容結構，相對傳統接地電容結構，可提高電容充放電幅值，減小時鐘抖動.快速電平檢測電路，使電路在未采用反饋和補償的前提下，減小環路延時，從而實現高線性.電路采用CSMC 0.6 μm CMOS標準工藝庫實現.仿真結果表明：振蕩頻率為0.79，24，30 MHz時的相位噪聲達到-128，-122，-120 dBc·Hz-1@1 MHz.通過調節外接電阻電容，使得電路在3～6 V電源電壓下，輸出100.0～3.0×107MHz的矩形波，電路兼具低相位噪聲和高線性特性.

鎖相環； 壓控振蕩器； 浮空電容； 相位噪聲

振蕩器噪聲通常用抖動和相位噪聲來衡量，它們是噪聲在時域和頻域的不同表述.當振蕩器用作本地振蕩信號時，一般用相位噪聲來描述它的噪聲性能;而用作時鐘發生器時，一般用抖動來描述它的噪聲性能[1].振蕩器用于時鐘恢復電路時，要求時鐘具有低抖動特性；用于調制解調時，為降低調制解調信號的失真，要求信號具有良好的線性特性[2].張弛振蕩器是一種常用的時鐘產生電路，可分為浮空電容[3]和接地電容兩種結構[4-6].文獻[3-6]對兩種結構的優缺點進行對比.電源電壓隨著集成電路工藝的發展不斷降低，傳統接地電容結構的振蕩器在低電源電壓下，電容充放電幅值受到了限制，從而增大時鐘抖動.Tokunaga等[7]采用反饋技術提高振蕩器的線性度，但這以增大電路的功耗為代價.本文提出的電路壓控振蕩器(VCO)采用浮空電容結構，應用于鎖相環(PLL)電路中，可實現頻率調制和解調等[8].

圖1 VCO電路的應用框圖Fig.1 Application block diagram of VCO circuit

1 VCO的設計背景

VCO電路的應用框圖，如圖1所示.PLL系統主要由一個VCO及三種可供選擇的鑒頻/鑒相器(PC1,PC2,PC3)構成.其中，SIGIN為外部晶振產生的參考時鐘，RS為用于解調時的外接電阻.通過改變外接電阻電容(R1,R2,R3)的大小，在VCOOUT端產生不同頻率的矩形波，供內部電路或其他外圍電路使用.其中，電阻R1和電容C1決定了VCO的中心頻率，電阻R2和電容C1決定了VCO的頻率偏移量.鑒頻/鑒相器的輸出經低通濾波器(R3,R4,C2)的濾波，產生控制電壓VCOIN，內部集成的運算放大器及外接電阻R1將該控制電壓轉換成控制電流，對外接電容C1進行周期性的充放電，從而產生一定頻率的矩形波.

2 VCO電路的原理分析

振蕩器非線性的影響會在調制解調時產生諧波失真，應用頻率解調時產生的二次諧波表達式[2]為

式(1)中：Δf為頻率掃描范圍；td,tot為一個振蕩周期內的總延時.因此,最小化二次諧波要求振蕩環路具有最小延時.由于電平檢測電路有限帶寬等因素的影響，導致傳統單電容結構的張弛振蕩器在一個振蕩周期內的總延時為4td[2]，這些延時為振蕩器非線性的主要成因.

圖2 VCO核心電路Fig.2 VCO core circuit

提出的VCO核心電路，如圖2所示.圖2中：電路主要由3部分組成，一部分由電流產生模塊(CMA1，CMA2)和電流求和(P1,P2)模塊組成，另一部分由控制開關(N1,N2,P3,P4)組成，最后一部分由比較器和RS觸發器構成的充放電控制電路組成.

VCO核心電路利用圖1所示的VCOIN及外接電阻(R1,R2)，產生電流I，對外接電容C1進行充分放電，從而在VCOOUT端產生一定頻率的矩形波.VCO電路正常工作時，可等效為兩個通路(圖2).其中，RP3，RP4和RN1，RN2分別為P3,P4,N1,N2的線性導通電阻.電路的工作原理為：當電容C1下(上)極板為低電平時，產生的固定電流I對電容的上(下)極板進行充電，當充電電壓大于片內預置參考電壓Vhr時，RS觸發器翻轉.翻轉后，由于電容兩端電壓不能突變及N2(N1)漏端與襯底之間寄生二極管的存在，使電容下(上)極板電壓不能瞬間變為Vhr，而是從一個負電壓Vlr(大小近似為寄生二極管的正向導通電壓)逐漸上升到Vhr.電路如此循環工作，在輸出端產生振蕩信號.電容兩端電壓的變化量為Vhr-Vlr.考慮N1,N2工作在線性區的導通電阻(RN1,2)，則有

圖3 VCO輸出波形Fig.3 Output waveform of VCO

式(2)中：Tc為電容上(下)極板的充電時間;I為總的充放電電流;C1為外接電容.由式 (2)整理得

由式(3)，考慮充放電控制電路的延時(Tpd)，一個振蕩周期內包含了兩個充電周期，因此，可得VCO振蕩頻率為

圖3為A,B,VCOOUT節點的波形圖.圖3中：NOTE由N1,N2導通時的電阻造成，大小近似為I×RN1,2.

3 電路仿真結果

電路采用CSMC 0.6 μm CMOS工藝進行設計，采用Spectre對電路進行仿真.電源電壓為4.5 V，控制電壓VCOIN為1.5 V，外接電阻、電容分別為：R1=3 kΩ,R2=∞,C1=40 pF.仿真波形如圖4所示.由圖4可知：振蕩電容充放電幅值可達1.6 V，振蕩周期為22 MHz.

電源電壓為5 V，輸出頻率為0.79，24，30 MHz時的相位噪聲仿真圖，如圖5所示.由圖5可知：相位噪聲分別為-128，-122，-120 dBc·Hz-1@1 MHz，適用于一般數據通信領域.

圖4 VCO輸出波形仿真圖 圖5 相位噪聲仿真結果 Fig.4 Simulation result of VCO output waveform Fig.5 Simulation result of phase noise

相關文獻中不同振蕩器的相位噪聲，如表1所示.由表1可知：提出的電路結構在相位噪聲方面具有很好的性能.

表1 不同振蕩器的性能比較Tab.1 Performance comparison of different oscillator

為得到VCO環路延時，設定與圖4相同的仿真條件，仿真圖如圖6所示.由圖6可知：振蕩周期只與充電時間有關，這樣減小了放電延時對振蕩器非線性造成的影響.當輸出頻率為22 MHz時，一個振蕩周期內的環路延時僅為2.8 ns，相對傳統單電容結構的振蕩器延時減小了一倍，提高了線性度.

為驗證提出的VCO在不同電源電壓及外接電阻電容下具備高線性特性，分別選取的電源電壓為3.0,4.5,6.0 V進行多組仿真，VCO輸出頻率與C1及R1的關系，如圖7所示.由圖7可知：該電路在不同電源電壓及外接電阻電容下具有高線性特性.

圖6 VCO環路延時仿真 圖7 VCO輸出頻率與C1及R1的關系圖 Fig.6 Simulation result of Fig.7 Relationship of VCO output VCO loop delay frequency with C1 and R1

4 結束語

介紹了VCO電路的基本原理，重點分析了時鐘抖動和延時對電路造成的影響.電路采用浮空電容結構，相比傳統接地電容結構，提高了電容充放電幅值，減小了時鐘抖動.電路采用CSMC 0.6 μm CMOS工藝設計，簡單的振蕩環路使輸出頻率為22 MHz時，一個周期內的延時只有2.8 ns.輸出頻率為0.79，24，30 MHz時，振蕩器的相位噪聲分別為-128，-122，120 dBc·Hz-1@1 MHz.

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(責任編輯： 陳志賢英文審校： 吳逢鐵)

DesignandSimulationAnalysisofLow-JitterHigh-LinearityVoltage-ControlledOscillator

CUI Bing1,2, YANG Xiao1,2, XU Jinli1,2

(1. College of Information Science and Engineering, Huaqiao University, Xiamen 361021, China 2. Key Laboratory of ASIC and System of Xiamen, Xiamen 361008, China)

A voltage-controlled oscillator (VCO) was designed for phase-locked loop (PLL). Floating timing capacitor architecture was adopted to enhance amplitude of capacitor′s charge and discharge, compared with grounded timing capacitor architecture, reducing the clock jitter. The rapid level detection circuit, which reduced the loop delay and achieves high-linearity without using feedback and compensation. The circuit was designed in CSMC 0.6 μm CMOS process. Simulation results showed that the phase noise was -128, -122,

-120 dBc·Hz-1@1 MHz when the oscillation frequency was 0.79， 24， 30 MHz. The circuit output 100.0～3.0×107Hz square wave at 3～6 V supply voltage by adjusting the external resistor and capacitor. The characters of this circuit were not only low phase noise but also high-linearity.

phase-locked loop; voltage-controlled oscillator; floating timing capacitor; phase noise

10.11830/ISSN.1000-5013.201509027

TN 752.1

A

1000-5013(2017)06-0858-04

2015-09-20

楊驍(1978-)，男，講師，博士，主要從事模擬集成電路設計的研究.E-mail:xiaoyanghqu@hqu.edu.cn.

福建省科技計劃重點項目(2013H0029)； 福建省泉州市科技計劃項目(2013Z33)； 華僑大學研究生科研創新能力培育計劃資助項目(1400201019)