符合ISO/IEC 15693協議的專用RFID并行晶圓測試系統設計

范 巍, 景為平

(南通大學 江蘇省集成電路設計重點實驗室，江蘇 南通 226001)

符合ISO/IEC15693協議的專用RFID并行晶圓測試系統設計

范 巍, 景為平

(南通大學 江蘇省集成電路設計重點實驗室，江蘇 南通 226001)

針對遵循ISO/IEC 15693協議的RFID(radio frequency identification)晶圓測試效率低下的問題，提出了一種16通道并行測試系統的方法，選用FPGA(field programmable gate array)作為邏輯處理器，使用并行處理的方法高效地實現邏輯功能；設計專用硬件測試電路，成本低、針對性強；采用16通道并行測試方法，大幅度提高測試效率；采用射頻耦合式測試方法，完全模擬芯片的實際工作狀態，保證測試結果與實際應用結果一致。實際測試中，測試晶圓為8 in(203 mm)。如果采用單通道串行測試系統，整片測試時間為36 h；采用16通道并行測試系統，測試時間為2.26 h。結果表明采用16通道并行測試的方法可以節約93.8%的時間，大大提高了測試效率，縮短了測試時間。

射頻識別； 現場可編程序門陣列； 測試效率； 晶圓

0 引 言

射頻識別(Radio Frequency Identification,RFID)是一種射頻信號通過空間電磁場耦合進行遠距離通信、閱讀器(Reader)和標簽(Tag)之間實現信息的讀(Read)和寫(Write)的數據交換，從而達到標簽附著物品相關信息識別、寫入等目的的自動識別技術[1]。RFID標簽具有無需人工干預自動識別、可集成多種傳感器、密封防水且不易損壞、存儲量大、識別距離長、多標簽識別等優點，與早期條形碼技術相比，克服了安全性低[2]、只能讀取存儲信息、易破損等缺點，在交通、醫療、物流管理、人員管理等領域有巨大應用潛力。在13.56 MB高頻頻段內，基于ISO/IEC 15693協議的RFID技術由于其抗沖突、可讀距離遠等特性而在開放式門禁、物流管理、圖書管理等領域有著廣泛的應用場景[3-4]。

本文提出一種射頻電路測試設備的思路，主要應用于射頻芯片電性能、邏輯功能的測試分選。高端吸放式測試分選機是一種結合光機電機的全自動化設備，涉及到自動控制、精密機械、計算機應用、精密光學、系統工程學諸多學科領域[5-6]。美國、日本在該領域中占據了世界領先的地位，產生了Agilent、TEL這些世界一流的射頻集成電路測試設備制造企業，其專用于芯片電性能檢測的測試技術在國際中處于領先地位。目前國內在該領域尚處起步階段，設備無論性能還是穩定性與歐美相比還是有很大的差距。由于芯片的功能和集成度的進一步提高，RF行業對設備性能的要求也越來越高，所以高精度、高效率、速度快是這類設備發展的必然趨勢[7]。

針對基于ISO/IEC 15693協議的RFID芯片晶圓級(wafer)測試，本文提出了一種RFID晶圓16通道并行測試方法，選用FPGA(field programmable gate array)為微控制器，搭建專用硬件測試電路，這樣可以直接利用測試機和探針臺完成晶圓測試，而無需購買專用且昂貴的RFID晶圓測試模塊，節約大量成本。采用16路并行測試方法，相比傳統串行測試方法極大提高測試效率。采用射頻耦合式測試方法[8]，解決由于RFID芯片晶圓高集成度而無法在芯片上集成匹配的微型天線的問題，這種方法與傳統的直接耦合方法相比無需額外在芯片上引腳焊盤，節約大量芯片面積，完全模擬芯片實際工作狀態，保證測試結果與實際應用結果一致。整套測試系統具有FPGA的強穩定性[9]，并行處理的高效性，上位機的簡單易用等優勢，實際產品測試效率遠高于傳統的串行測試系統[10-11]。一旦商用化將大幅度降低高頻RFID晶圓的測試成本。

1 測試系統的結構

本文提出的系統由專用硬件測試電路、上位機模塊、16通道探卡、探針臺4部分組成。專用硬件測試電路由信號驅動電路、功放電路、輸出濾波電路、檢波電路、濾波放大電路組成。上位機模塊采用VC++下的微軟基礎類庫(Microsoft Foundation Classes,MFC)框架編寫，通過RS232串口寫入要測試的邏輯向量及相應邏輯向量對應的測試結果。16通道探卡通過探針臺上的機械結構與晶圓上的被測芯片(device under test，DUT)的焊盤形成物理接觸，由探卡引出射頻線連接16個獨立的天線，天線通過直接耦合的方式與測試機上16個獨立的天線對接，硬件電路負責對測試向量以及芯片返回信號進行調制、檢波、返回FPGA進行下一步處理。探針臺采用的日本TELTM的precio octo機型。整個測試系統的測試流程如下：①操作人員通過上位機調取測試向量腳本，探針臺完成初始化，完成實測晶圓裝載。②測試向量經FPGA編碼調制后經放大電路傳輸至天線。③芯片的接收天線接收到場強信號被激活，開始工作。④芯片返回數據，天線通過耦合把芯片返回數據送至檢波放大電路進行處理。⑤處理完的副載波信號送至FPGA處理。⑥FPGA將芯片測試結果發送上位機，上位機利用GPIB(General-Purpose Interface Bus)將數據送至探針臺。⑦探針臺根據上位機發來的結果形成 Wafer Map并顯示。系統結構如圖1所示。

圖1 系統結構圖

2 測試機的硬件電路設計

2.1 微控制器及外圍專用硬件電路設計

測試機的微控制器選用FPGA。傳統單片機在處理多通道并行情況時，由于芯片返回各通道的時間點不一致，導致單片機只能進行串行處理，大大增加測試時間和成本。對比傳統單片機，FPGA能實現16通道實時并行處理。

圍繞微控制器的外圍電路主要有SRAM存儲電路、電源穩壓電路、天線發送接收電路、檢波電路、濾波電路、放大電路，其功能結構如圖2所示。

圖2 測試機結構圖

上位機將測試向量發送到FPGA后，FPGA用內部時鐘產生數字基帶信號和13.56 MB的載頻信號，經調制后送入放大濾波電路。放大電路選用D類功率放大電路，使發射天線端場強達到2 A/m，滿足ISO/IEC 15693協議中規定的工作場強要求。輸出濾波為常見低通LC濾波電路[12]。

經濾波后的信號傳送到天線端，天線經調試后諧振頻率為13.56 MB，在諧振點S11參數達到1.331，具備良好的天線性能。發射端天線信號經接收端天線耦合接受送至晶圓上的DUT，DUT通過天線的耦合獲得供電電壓，開始正常工作。

DUT返回信號經兩個天線耦合送至測試機檢波電路。檢波電路主要由BAT54S檢波二極管構成，檢波出來的信號送至后端二階有源巴特沃斯濾波器，有效濾除濾除423 kHz副載波調制信號以外的13.56 MB載波信號和高頻噪聲[13-14]，放大電路采用AD8616運算放大器。能將基帶信號在2.5 V共模電平上放大至5.5 V，極大地提高檢波的準確性。

在經過4級放大后的信號通過電壓比較器MAX9142過濾掉共模電平，共模電平的選取需要根據實際電路的情況來進行調試選取[15]。此檢波放大電路解碼性能穩定且對小信號的解碼能力強，對ISO/IEC 15693協議中規定的10% ASK的副值調制方式依然有很強的解碼能力。設計的專用硬件電路圖如圖3、4所示。

圖3 測試機放大與發射電路圖

圖4 測試機接收與濾波電路圖

2.2 硬件電路出現的問題及解決方案

按照上文中提出的16通道測試機的思路搭建的硬件電路在實際測試中會出現干擾的問題。因為測試機嚴格模擬芯片實際的工作狀態，即采用天線耦合的方式來對DUT進行測試。這樣的方法在單通道測試時沒有任何問題，而在16通道并行測試中由于相鄰通道距離過近會導致一個天線上會感應到多個DUT的返回信號，導致干擾。

為此提出的解決方案是：(選用高磁導率的金屬鐵作為屏蔽殼體，將各通道的耦合天線分別裝在獨立的屏蔽鐵殼中，將磁場禁錮在鐵殼里，這樣就能切斷90%的干擾來源，減弱空間射頻信號串擾。(在高頻信號線IO口端接匹配電阻，測得S11參數達到1.331，大幅度減少信號回彈。(對由于射頻線從殼體中穿出而泄露的少部分射頻信號，補救措施是基于ISO/IEC 15693協議對解調出的副載波信號進行位判斷，因為標簽返回的信息采用曼徹斯特編碼[13-14]，每位數據(1 bit)含有8個頻率為423 kHz占空比為1∶1的脈沖和18.88 μs的非調制時間[13-14]，如果干擾存在，一般會在非調制時間內會出現小于8個的423 kHz毛刺。所以如果在1 bit的半周期內423 kHz的脈沖數目小于8個則判定為干擾信號，解碼出來在FPGA里給它人為設成低電平。通過這樣的算法，FPGA在解碼時可以進一步濾除相鄰通道的干擾。圖5為相鄰2個通道經過FPGA解調后的數字信號，由圖可知，相鄰通道數據并沒有發生干擾，都為獨立的423 kHz信號，說明抗干擾措施有效。

圖5 相鄰通道的解調數據

3 測試機的軟件代碼設計

3.1 FPGA內部硬件描述語言的設計

FPGA選用Altera公司推出的低成本Cyclone IV系列FPGA芯片EP4CE15F17C8N。該芯片內部具有豐富的硬件資源，支持NiosII軟核處理器，PLL時鐘鎖相環及大量I/O接口，網絡接口等，方便后期擴展。FPGA采用verilog進行RTL級建模，在Altera QuartusII中綜合成實際硬件，實現測試向量的生成、數據的編碼、返回信號的解碼、計算測試結果并與上位機通信等功能。各通道由獨立的使能信號控制，可實現串行測試和任意數量(小于等于16)的并行測試。

FPGA采用簡單結構的摩爾狀態機邏輯，整個系統工作狀態分為復位(IDEL)、初始化(INIT)、開始測試(TEST)、等待結束(WAIT_END)、等待(WAIT)、比較結束(CMP_END)、比較(CMP)、返回測試結果(WR_RESP)、等待下次測試(WAIT_NEXT)這9個狀態，狀態跳轉圖如圖6所示。

圖6 FPGA狀態流程圖

第1步，FPGA上電復位，系統所有寄存器復位，測試機等待PC的初始化命令；第2步，PC發送初始化命令“0x00_00_00_00_XOR(所有的命令幀最后一個字節為前面所有字節的“按位異或”結果；采用XOR表示)”到串口，測試機開始初始化，初始化完畢后返回初始化結果到PC，狀態機跳轉，進入WAIT_NEXT狀態，此時探針臺進行定位芯片、扎針、Bin值寫；PC發送測試命令“0x09_00_00_09_XOR”至串口，狀態機跳轉至TEST狀態，FPGA開始內部編碼操作：SRAM從內部取出測試向量送至編碼模塊，16路并行的多路編碼模塊根據IOS15693協議對測試向量進行編碼并同時輸出到各路的IO口，再經FPGA外部射頻放大電路放大后接至天線端，通過耦合的方式與芯片進行無線通信處理；同時，接收模塊開始工作，狀態機根據返回參數在TEST、CMP、CMP_END、WAIT、WAIT_END中跳轉，當跳轉到CMP_END或WAIT_END狀態后，分別表示完成比較測試向量和完成等待返回結果，之后狀態機進入WRITE_RESP狀態，此時表示一條完整測試向量測試完成并發送測試結果，狀態機進入WAIT_NEXT狀態。FPGA使用QuartusII平臺進行綜合和時序分析，綜合后的電路框圖如圖7所示。

3.2 上位機的設計

上位機采用C++編程，并且使用MFC編寫良好的用戶界面，其工作流程如圖7所示。①測試機上電，系統復位，測試機與探針臺收到上位機發來的初始化命令，進行初始化。②在測試機程序文件夾相應位置放入測試向量文件，測試機初始化相關寄存器、SRAM；③將晶圓放置進探針臺的專用容器里，探針臺檢測到晶圓后自動對準晶圓上DUT的起始位置，并將16通道探卡針頭與DUT的焊墊進行物理接觸。④點擊上位機軟件的測試開始按鈕，上位機發送測試命令到測試機，測試機開始工作。同時上位機通過GPIB數據接口把測試機的實時狀態數據傳輸至探針臺并在探針臺上顯示。⑤測試機將實時完成的測試結果返回至上位機，上位機接收到數據將其轉化成BIN值傳輸給探針臺，探針臺將其轉化成Wafer Map并在顯示屏上實時顯示。⑥當整片晶圓進行完BIN值標記生成完整Wafer Map時，測試機向上位機返回測試完成信號并將完整Wafer Map顯示在顯示屏上。上位機邏輯流程圖如圖8所示。

圖7 綜合后的電路框圖

圖8 上位機邏輯流程圖

界面友好的上位機軟件如圖9所示。

圖9 上位機界面圖

4 測試結果分析及結論

對被測晶圓的測試步驟一共分為3步：第1步為EEPROM測試；第2步為烘箱烘烤老化測試；第3步為校驗EEPROM及數據初始化。

實際測試中，選取8 in(203 mm)ISO/IEC 15693協議芯片的晶圓作為測試樣本。

在第1步EEPROM測試時，測試結果為：PASS 61460，Fail 4411，Total 65871，通過率93%,測試時間1 h 23 min。

經過老化測試之后，校驗EEPROM及數據初始化的測試結果為：PASS 602234,Fail 5672,Total 65906，通過率91%，測試時間為53 min。

最終晶圓測試結果：測試顆數65 906，測試時間2.26 h，測試速度為29 162顆/h。

測試結果表明，利用ISO/IEC 15693多通道晶圓測試機對13.56 MHz高頻射頻芯片晶圓樣本進行測試的測試速度達到為29 162顆/h。如果采用單通道串行測試系統，整片測試時間為36 h；采用16通道并行測試系統，測試時間為2.26 h。即采用16通道并行測試的方法可以節約93.8%的時間，大大提高了測試效率，縮短了測試時間。專用測試機和完整測試系統實物如圖10、11所示。

圖10 專用測試機實物圖

圖11 整套測試系統實物圖

5 結 語

近年來RFID產業應用前景越來越廣闊，每年市場消耗的RFID芯片也在巨量增長，在如今芯片功能設計、制造技術成熟的條件下，芯片的產能正被芯片測試嚴重制約。本研究正是致力于從技術方法層面解決當今RFID晶圓測試技術中遇到的測試效率低、良品率低等難點，研制射頻電路測試設備，提高測試效率，節約測試時間，降低測試成本。

未來根據本文的思路可以繼續擴展到32通路同測、64通路同測、128通路同測甚至更多，進一步提高測試效率。

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DesignofDedicatedParallelTestSystemofRFIDWaferAccordswithIOS/IEC15693Protocol

FANWei，JINGWeiping

(Jiangsu Key Laboratory of ASIC Design, Nantong University, Nantong 226001, Jiangsu, China)

Aimed at solving the low efficiency problem of the tests of RFID wafer based on ISO/IEC 15693 protocol, the author came up with a method of a 16-channels parallel test system. It uses FPGA (field programmable gate array) as the MCU (microcontroller unit) and parallel method to make the logical function accurate and efficient. The dedicated hardware circuit is designed with low-cost and targeted usage. The 16-channels parallel test system can substantially improve test efficiency. This system innovatively uses method of direct coupling test technology, can completely simulate actual working condition of DUT to make sure the consistency of test results and actual results. Using 8 inches wafer as an example, the author took 36 hours finishing the work by single channel serial test system and 2.26 hours by the 16-channels parallel test system. The result shows parallel test system can save time as 93.8%, hence it greatly raises the test efficiency and reduces the test time.

radio frequency identification(RFID); field programmable gate array(FPGA); test efficiency; wafer

TN 4

A

1006-7167(2017)11-0130-05

2016-12-25

低功耗射頻識別標簽研發(BE2013008-3)；江蘇省產學研聯合創新資金-前瞻性聯合研究項目(BY2013042-03)

范 巍(1991-)，男，江蘇南通人，碩士研究生，研究方向為數字集成電路設計和測試。

Tel.：18962933052;E-mail：ntsimin@163.com

景為平(1954-)，男，江蘇南通人，碩士，研究員、博士生導師，研究方向為數模混合電路設計。

Tel.：13906294039;E-mail：13906294039@163.com