使用MOS電容的循環型ADC的數字校正技術

0 引言

對于高速高精度CMOS(complementary metal oxide semiconductor)圖像傳感器而言，循環型模擬-數字轉換器(cyclic ADC)是一種很有前途的結構。特別是在高清電視(high-definition television， HDTV)和高速照相機的領域，循環型ADC是極其有用的，因為在這些領域中，高階灰度分辨率和高速數據讀出速率通常都是必需的。為了獲得高性能的CMOS圖像傳感器，包括很高的幀速率，很低的讀取噪聲，高動態范圍(HDR)和合適的像素分辨率等技術指標，關鍵一點就是使用一種合適的行并列ADC結構。與其他ADC結構相比，包括單斜率ADC(single-slope，SS-ADC)，Σ-ΔADC(delta-sigma ADC)和逐次逼近ADC(successive approximation，SAR-ADC)，循環型ADC能夠在ADC的高速度和高精度之間取得較好的兼容，同時還保持了較低的噪聲和較高的動態范圍[1]。

金屬-絕緣體-金屬電容(metal-insulator-metal，MIMCAPs)現在被廣泛應用于各種模擬電路上，得益于它的非常小的電壓-電容依賴性。另一方面，金屬-氧化物-半導體場效應晶體管(MOS)電容有一個很大的優勢即更大的電容密度(通常是MIMCAPs的若干倍)，這個優勢非常有助于減小電容在芯片版圖所占用的面積，但是與此同時，劣勢就是較大的電壓-電容依賴性。

本文提出了一種用于循環型ADC的數字校正算法，得益于MOS電容的運用，循環型ADC所使用的版圖面積大幅減小。提出的數字校正算法能夠大幅度降低由于MOS電容的電壓-電容依賴性所導致的較大的循環ADC的積分非線性(INL)。為了降低電路層面的實現難度，本文也提出了一種簡化的校正算法。即使在使用了簡化算法之后，INL仍然足夠小。還分析了其他多種ADC誤差源帶來的影響和它們之間的相互作用，包括電容失配(capacitor mismatch)，運算放大器的有限增益(amplifier finite gain)和比較器失調(comparator offset)。在使用了二次校正以后，INL和微分非線性(DNL)可以保持在很低的水平。

1 使用MOS電容的循環型ADC架構及其工作原理

1.1 MOS電容C-U模型

由于半導體中的非線性電荷密度的調制作用，MOS電容具有較大的電容-電壓依賴性。使用了MOS結構的MOS電容的電容值和偏置電壓值會呈現一個比較線性的關系，如圖1的仿真結果所示。MOS電容的電容-電壓依賴性可以用以下一階近似的方法進行建模如下：

C(U)=C0(1+αU)

(1)

這里，C0是當偏置電壓為0時的電容值，α是電容-電壓依賴系數，U是偏置電壓[2-4]。

圖1 MOS電容的電容-電壓曲線及其線性建模(C0=1.944 pF,α=0.031 14 pF/V)

1.2 循環型ADC電路結構及設計

本文使用的循環型ADC是由一個運算放大器，兩個電容，用于組成1.5位子ADC的兩個比較器，用于A-D轉換過程中進行基準電壓減法的一個1.5位的數模轉換器(DAC)，和一些邏輯控制電路組成的，如圖2所示。為了內部基準電壓的生成，采樣電容C1被分割成了同樣大小的兩個電容C1a和C1b[5]。

圖2 循環型ADC電路結構圖

在采樣階段，運算放大器的輸出端被采樣電容C1a和C1b進行采樣，然后1.5位的子A-D轉換過程就開始了，如圖3所示。

圖3 循環型ADC轉換過程

1.5位的子ADC轉換過程可以表示為：

(2)

式中，URCH和URCL分別是比較器的高低基準電壓，可以表示為：

(3)

(4)

式中，UC和ΔURCL可以表示為

(5)

(6)

式中，URH和URL分別是循環型ADC的輸入高低基準電壓。

采樣階段完成之后，反饋階段開始進行。使用一個1.5位，可以輸出3個不同數字的子ADC進行控制，通過連接循環型ADC的輸入端到1.5位子DAC，儲存在采樣電容C1a和C1b里的電荷被傳輸到反饋電容C2。

使用的循環型ADC是由一個運算放大器，兩個電容，用于組成1.5位子ADC的兩個比較器，用于A-D轉換過程中進行基準電壓減法的一個1.5位的數模轉換器(DAC)，和一些邏輯控制電路組成的，如圖2所示。為了內部基準電壓的生成，采樣電容C1被分割成了同樣大小的兩個電容C1a和C1b[6-8]。在采樣階段，當輸入電壓U從0變化到UIN時，被傳輸到采樣電容中的電荷總數q可以表示為：

(7)

根據電荷守恒原理，經過電荷傳輸之后，儲存在電容里的電荷可以表示為：

(8)

式中，qR為儲存在采樣電容C1a和C1b中的電荷，可以表示為：

(9)

式中，UR是由1.5位子ADC輸出所決定的參考電壓。將式(8)和(9)聯立，循環型ADC的傳輸函數可以表示為：

(10)

如果C1a=C1b=C2/2=C0，而且α=0，式(10)可以簡化如下：

UO(i+1)=2UO(i)-ΔUR·DC(i)

(11)

即為使用MIM電容的循環型ADC的乘法數模轉換器(multiplying digital to analog converter，MDAC)的傳輸函數[9-11]。將式(10)求解，使用MOS電容的循環型ADC的MDAC最終傳輸函數可以表示為：

UO(i+1)=

(12)

1.3 仿真結果

使用MATLAB測試了MOS電容的14位循環型ADC的INL和DNL的仿真結果，使用的MOS電容-電壓依賴系數為α=0.031 14 pF/V，如圖4所示。很顯然INL曲線是一個近似的二次函數曲線。得益于INL良好的連續性，DNL只有非常小的±0.125 LSB，與此同時，最大的INL達到了-32 LSB。實際上，對于應用在圖像傳感器中的循環型ADC來說，作為更具有實際意義的DNL，如果足夠小的話就可以不再需要校正了[12-13]。然而，雖然INL沒有DNL那么重要，但是如果太大的話，仍然是需要進行校正的。

(a) INL

(b) DNL

2 對MOS電容-電壓依賴性的的數字校正

2.1 二次函數校正算法

如圖4所示，INL曲線可以通過ADC輸出碼的二次函數進行校正，可以表示為：

dOUT,C≈dOUT,O-c×(dOUT,O)2

(13)

式中:dOUT,C和dOUT,O分別是經過校正和未經校正的ADC的輸出碼;c是校正算法的參數，可以通過MOS電壓的電容-電壓依賴系數α計算得出。從本質上講，這里提出的這種算法也可以看成是一種“自校正算法”，因為如式(13)所示，ADC的原輸入碼經過對自身的校正得到了新輸入碼。這里，根據循環型ADC的工作原理，原始的輸入碼可以通過下式計算：

(14)

使用這種自校正算法，仿真了使用MOS電容的14位循環型ADC，結果如圖5所示，和未校正過的原始結果相比，在保持了超低DNL +0.125/-0.125 LSB的同時，INL大幅度的減小到了+0.152/-0.161 LSB。

(a) INL

(b) DNL

2.2 校正算法的簡化

提出的自校正算法雖然理論上取得了很好的效果，但是在實際電路設計中的難度仍然需要考慮。如果實際使用式(13)和(14)中的算法，由于ADC的輸出碼是14位的，就會用到一個28位的乘法器，這會在版圖設計時占據巨量的面積，這顯然是我們很不愿意看到的。

為了簡化校正算法，選擇了只保留原始ADC的輸出碼dOUT,O的較高幾位輸出。根據式(14)，dOUT,O可以簡化為：

(15)

式中，k是簡化系數，取決于c的值和所需求的校正精度。顯然，式(15)中的某些項足夠小到可以忽略不計。

如圖(6)所示是使用了簡化校正算法(k=3)的仿真結果。得到的INL +1.25/-0.25 LSB和DNL +0.25/-0.25 LSB 顯然是可以接受的。雖然DNL的結果比起圖4所示的未校正原始結果略有惡化，但是仍然足夠滿足應用在圖像傳感器中的要求。

(a) INL

(b) DNL

2.3 循環型ADC中其他的誤差源

不論是使用MIM電容或是MOS電容的循環型ADC，當每一圈A/D轉換執行的時候，一些其他因素還是會導致非線性誤差，這些因素包括電容失配m1，運算放大器的有限增益g1和比較器失調o1等。幸運的是，這些誤差源都可以使用特定的方法消除或者減弱其影響。

相比1位的子ADC算法，1.5位的子ADC算法可以完全消除由于比較器失調帶來的非線性誤差，只要比較器失調在一定范圍內。至于電容失配和運算放大器的有限增益的影響，文獻[11]中提出了非常有效的校正算法。

在使用MOS電容的循環型ADC中，MOS電容的電容-電壓依賴系數被引入作為新的誤差源。想要分別校正多種不同的誤差源帶來的影響，就要先考慮誤差源之間的相互影響。在考慮了多種誤差源之后，MDAC傳輸函數可以表示為

(2+a1)(1+g1)VR

(16)

加入多種誤差源之后的使用MOS電容的循環型ADC的INL和DNL仿真結果如圖7所示，這里同時使用了雙重校正，即分別使用了式(13)和文獻[11]的兩種校正算法，使用的先后順序沒有影響。根據圖6和圖7的對比，很明顯，o1/m1/g1和α之間的相互影響是微乎其微的。圖6和圖7之間的差異主要是由于文獻[11]中使用的算法,能夠很大程度上但不是全部的消除o1/m1/g1的影響。使用了雙重校正之后，INL和DNL可以分別低至+1.176/-0.525 LSB和+0.362/-0.314 LSB，這里其他參數條件如下：α=31.14 fF/V，m1=10-3，g1=5×10-4，o1=±0.124 V。

(b) DNL

3 結語

由于MOS電容具有比較明顯的電容-電壓依賴性，故導致了使用MOS電容的循環型ADC產生了較大的INL。使用自校正的二次函數算法，可以顯著降低INL。進一步的對算法進行了簡化之后，在很大程度上降低了硬件的實現難度的同時，仍然可以得到足夠低的INL。其他多種影響循環型ADC的非線性錯誤的誤差源，包括電容失配，運算放大器的有限增益和比較器失調，同樣可以被校正[14-15]。

[1] Park J H, Aoyama S, Watanabe T,etal. A high-speed low noise CMOS image sensor with 13-b column-parallel single-ended cyclic ADCs[J]. IEEE Trans. Electron Devices, 2009,56(11):2414-2422.

[2] Sze S M, Kwor K. NG, Physics of semiconductor devices, third edition[M]. New Jersey: John Wiley & Sons, Inc., Publication, 2007.

[3] Robert F. Pierret, semiconductor device fundamentals[M]. Addison-Wesley Publishing Company, Inc., 1996.

[4] Nicollian E H, Brews J R. MOS (Metal oxide semiconductor) physics and technology[M].New Jersey: John Wiley & Sons, Inc, Publication, 1982.

[5] Park J H, Aoyama S, Watanabe T,etal. A 0.1e-vertical FPN 4.7e-read noise 71 dB DR CMOS image sensor with 13b column-parallel single-ended cyclic ADCs[M]. in IEEE Int Solid-State Circuits Conf (ISSCC) Dig Tech Papers, 2009: 267-269.

[6] Seo M W, Suh S H, Iida T,etal. A low-noise high intrascene dynamic range CMOS image sensor with a 13 to 19b variable-resolution column-parallel folding-integration/cyclic ADC[J]. IEEE J Solid-State Circuits, 2012,47(1): 272-283.

[7] Seo M W, Suh S H, Iida T,etal. An 80 μVrms-temporal-noise 82 dB-dynamic-range CMOS image sensor with a 13-to-19b variable-resolution column-parallel folding-integration/cyclic ADC[C]//In IEEE Int Solid-State Circuits Conf. (ISSCC) Dig Tech Papers, 2011: 399-401.

[8] Yoshizawa H, Huang Y, Ferguson P F,etal. MOSFET-only switched-capacitor circuits in digital CMOS technology[J]. IEEE J. Solid-State Circuits, 1999,34(6): 734-747.

[9] Aminzadeh H, Danaie M, Lotfi R. Desigh of high-resolution MOSFET-Only pipelined ADCs wih digital calibration[C]//in Design, Automation & Test in Europe Conf & Exhi (DATE). Nice Acropolis, France, pp. 1-6.

[10] Charkhkar H, Asadi A, Lotfi R. A 1.8 V, 10-bit, 40 MS/s MOSFET-only pipeline analog-to-digital converter[C]//in Circuits and Systems, ISCAS, Proc. IEEE Inl. Sym. on, Island of Kos, Greece, 2006: 1-4.

[11] Kawahito S, Park J H, Isobe K,etal. A CMOS image sensor integrating column-parallel cyclic ADCs with on-chip digital error correction circuits[C]//in IEEE Int Solid-State Circuits Conf (ISSCC) Dig Tech Papers, 2008: 55-57.

[12] 高岑.基于混合域累加的TDI型CMOS圖像傳感器關鍵技術研究[D].天津:天津大學，2012.

[13] 陸逢陽.“一種用于CMOS圖像傳感器的12-bit 500-kS/s循環型模數轉換器的設計”[D].長春:吉林大學，2014.

[14] 李鵬.“低功耗循環結構模數轉換器(Cyclic ADC)的優化設計”[D].天津:天津大學，2010.

[15] 王樂.“低功耗循環型模數轉換器關鍵技術研究”[D].西安:西安電子科技大學大學，2014.

ADigitalCalibrationTechniqueforCyclicAnalog-to-DigitalConvertersUsingMOSCapacitors

WANGYunhe1，WEIZhiheng2

(1. Jilin Electronic Information Vocational Technology College, Jilin 132021, Jilin, China;2. Ningbo University, Ningbo 315211, Zhejiang, China)

This paper presents a digital calibration technique to a cyclic analog-to-digital converter (cyclic ADC) using MOS capacitors (MOSCAPs) which has a large applied voltage dependency but a high capacitance per area. The cyclic ADC with MOSCAPs has a large integral nonlinearity (INL), but a very small differential nonlinearity (DNL). A digital calibration algorithm is presentedtoreducethe INL. A simplified algorithm is presented toreduce hardware implementation, and still has sufficient small INL of +1.25/-0.25 LSB. The influences of other error sources including capacitor mismatch, amplifier finite gain and comparator offset arealso discussed.

MOS capacitors; cyclic analog-digital converter(ADC); calibration; integral nonlinearity(INL); differential nonlinearity(DNL)