郭昌宏,李習周
(天水華天科技股份有限公司,甘肅 天水 741000)
扇出型晶圓級封裝即Fan Out WLP或FOWLP(英文全稱為Fan-out Wafer Level Packaging),其采用拉線出來的方式,成本相對便宜,FOWLP可以讓多種不同裸晶,做成像WLP制程一般埋進去,等于減一層封裝,假設放置多顆裸晶,等于省了多層封裝,有助于降低成本。此時唯一影響IC成本的因素就是裸晶的大小。
對于目前和下一代移動的設備,需要超薄和高密度封裝技術的支持。扇入封裝類型被稱為晶圓片級芯片規模封裝(Wafer Level Chip Scale Packaging,簡稱WLCSP),即晶圓級芯片封裝方式,以前一直是智能手機的首選技術,該封裝提供相對較小的外形尺寸和占地面積。但不足之處是WLCSP往往只有有限的I/O數量(約200根),而且最小封裝尺寸為0.6 mm。在處理音調縮小時,CSP由于可用于I/O布局的區域僅限于裸片,所以面臨表面處理挑戰。然而,扇出封裝作為該技術沒有這種限制,允許將I/O重新分配到芯片表面以外的模具上反過來支持更薄的封裝到0.4 mm[1,2]。
晶圓級封裝可分為扇入型和扇出型,如果封裝后的芯片尺寸和產品尺寸在二維平面上是一樣大,芯片有足夠的面積把所有的I/O接口都放進去,就采用扇入型。如果芯片的尺寸不足以放下所有I/O接口時,就需要扇出型,當然一般的扇出型在面積擴展的同時也加了有源和/或無源器件以形成SiP。
輕、薄、短、小已經成為電子消費品的發展方向,這樣既能省掉材料及工序,又能減少元器件尺寸的晶圓級封裝工藝步驟。隨著技術變得越來越先進和創新,智能手機越來越薄,并且采用更大、更高清晰度的顯示器,同時提供更高速度的連接和更好的整體功效。所有這一切只是為了滿足我們對更快、更高科技設備的永不停止的需求,并具有最長的電池壽命。先進的封裝技術,特別是FOWLP,使制造商能夠通過使用封裝創新克服關鍵的處理難題來實現這些功能。
FOWLP的工藝步驟主要有晶圓的制備及切割、制模等,其工藝流程如圖1所示。

圖1 FOWLP工藝流程圖
從技術特點上看,WLP主要分為扇入型(Fan-in)和扇出型(Fan-out)兩種。傳統的WLP封裝多采Fan-in型,應用于引腳數量較少的IC。但伴隨IC信號輸出引腳數目增加,對焊球間距(Ball Pitch)的要求趨于嚴格,加上印刷電路板(PCB)結構對于IC封裝后尺寸以及信號輸出引腳位置的調整需求,扇出型封裝方式應運而生。扇出型封裝采取拉線出來的方式,可以讓多種不同裸晶,做成像WLP工藝一般埋進去,等于減一層封裝,假設放置多顆裸晶,等于省了多層封裝,從而減小了封裝尺寸和降低了成本。FOWLP技術完成凸塊后,不需要使用封裝基板便可直接焊接在印刷電路板上。
比倒裝芯片球柵陣列(FC-BGA)封裝,FOWLP技術優勢非常明顯。對于無源器件如電感、電容等,FOWLP技術在塑封成型時襯底損耗更低,電氣性能更優秀,外形尺寸更小,帶來的好處就是散熱性能更佳,在相同的功率分配下工作溫度更低,或者說相同的溫度分布時FOWLP的電路運行速度更快。
在FOWLP技術中,銅互連形成在鋁PAD上,應用于扇出型區域以制造出高性能的無源器件如電感和電容。與直接封裝在襯底的片式(On-chip)電感器相比,厚銅線路的寄生電阻更小,襯底與塑封料間的電容更小,襯底損耗更少。以3.3 nH的電感為例,65 nm的CMOS采用On-chip封裝方式其品質因子Q為12,而FOWLP則可達到高峰值42。電感與塑封料越接近損耗因子越小,Q值越高。當然,如果電感直接與塑封料接觸性能最佳。
FOWLP封裝方式中“消失的”的基板層減小了整體尺寸,切斷了芯片通往基板的熱流通路徑。總體來講,FOWLP的熱電阻比傳統多芯片組件(MCM)低約14%。(前者為28℃/W,后者為32.5℃/W),從而帶來最大9℃的溫度差異。
移動設備,尤其是智能手機在我們的日常生活中無處不在。它不再被認為是手機,而是可攜帶的個人電腦。據報道,將近80%的智能手機用戶平均全天花費132 min的時間進行通信。支持如此高水平的活動,智能手機必須提供最佳的性能。
對于微處理器,最佳性能表現為優化的可靠性,包括熱性能和電氣性能。產品或組件的可靠性性能最終決定了設備的使用壽命,以及它能夠在一段時間內快速,并一致地同時執行多項任務。因此,任何封裝的一個關鍵指標就是電氣性能。如果將多個芯片嵌入單個FOWLP中,與其他封裝技術相比,整個電氣路徑更短,從而實現更快的信號傳輸。
此外,可以實現更多與印刷電路板(Printed Circuit Board,PCB)的物理連接更好的熱流,這對熱性能至關重要。功率耗散對于有效地去除使用IC時產生的熱量是必要的,因為功耗較差導致的過熱會導致IC故障和破壞。這在熱處理成為問題的移動設備中尤為重要。
如前所述,在FOWLP中,凸塊不依賴于芯片表面,因此通過實施更多的RDL來擴大電氣連接可以實現更高的I/O密度。在最先進的扇出封裝中,為了最大限度地提高I/O密度,最多可以同時使用四個 RDL(Redistribution Layer),從而有助于提高電氣和散熱性能,包括功耗[3]。
RDL用作I/O布局的重新路由并啟用更高的I/O數量。高I/O密度通常會有更好的電氣性能,因為更多的輸出會導致芯片之間更快的電信號,并將電短路帶來的風險降至最低。較高的I/O密度也使封裝能夠并行執行更多操作。因此,高I/O數量允許封裝更復雜及高速的芯片。
智能手機為用戶提供更多功能更強大的存儲空間,觸摸屏,語音識別,高性能CPU,更長的電池壽命以及運動傳感器。然而,這種趨勢對IC和封裝制造商構成了挑戰:如何在薄型智能手機中融入更多功能?答案是整合,有多種方法可以使用FOWLP來實現這一點。通過嵌入來實現異構和均勻集成更多的集成電路和被動元件在同一個封裝體內,并且利用更復雜的元件封裝架構。一個示例是多芯片封裝,其中多種功能的多個管芯嵌入同一封裝內的模制化合物中。另一種實現更高集成度和功能的方法是使用封裝級封裝,如臺積電在最新iPhone型號中使用的信譽良好的FOWLP封裝(APE上的DRAM)。還有許多其他扇出式封裝技術采用2D,2.5D或3D架構以實現最大程度的集成[4]。
下一代智能手機需要更密集的封裝,這可通過晶體管擴展(摩爾定律)或使用創新封裝技術的高級集成來實現。通過模具嵌入的實施,結合精細特征使用晶圓處理的可能性,FOWLP將形成高密度封裝所需的RDL數量降至最低,同時不會受到過度的成本損失。由于RDL可以在整個覆蓋模具區域形成,因此可以完全不需要IC襯底或內插器,這相對于傳統封裝技術而言大大降低了形狀因數。通過集成,特別是通過在同一封裝體內嵌入多個裸片并使用創新的封裝架構,外形因素可以進一步降低。FOWLP技術可使封裝厚度減少20%。Yole Développement估計,與標準倒裝芯片封裝相比,FOWLP提供的封裝外形尺寸減少至少40%[5]。
技術優勢和市場預測表明,FOWLP會成為下一代移動設備首選的先進封裝技術。雖然FOWLP可滿足更多I/O數量之需求。然而,如果要大量應用FOWLP技術,首先必須克服各種挑戰問題:
(1)焊接點的熱機械行為。因FOWLP的結構與BGA結構相似,所以FOWLP焊接點的熱機械行為與BGA的結構相同,FOWLP中焊球的關鍵位置在硅晶片面積的下方,其最大熱膨脹系數不匹配點會發生在硅晶片與PCB之間。
(2)晶片位置精確度。在重新建構晶圓時,必須要維持晶片從拾取及放置(Pick and Place)于載具上的位置不發生偏移,甚至在鑄模作業時,也不可發生偏移。因為介電層開口,導線重新分布層與焊錫開口(Solder Opening)制作,皆使用光學光刻技術,掩模對準晶圓及曝光都是一次性的,所以對于晶片位置之精確度要求非常高。
(3)晶圓的翹曲。人工重新建構晶圓的翹曲(War page)行為也是一項重大挑戰,因為重新建構晶圓含有塑膠、硅及金屬材料,其硅與膠體之比例在X、Y、Z三方向不同,鑄模在加熱及冷卻時熱脹冷縮會影響晶圓的翹曲行為。翹曲是基于扇出技術的關鍵挑戰。當使用較薄的封裝時,除了異質材料和更多銅層之外,晶圓彎曲在加工之后發生。晶圓彎曲是晶圓上應力分布不均勻并影響成品率的結果。為了克服這個問題,必須優化晶圓制造工藝和扇出設計流程。
(4)膠體的剝落。在常壓時被膠體及其他聚合物所吸收的水分,在經過220~260℃回流焊(Reflow)時,水份會瞬間氣化,進而產生高的內部蒸氣壓,如果膠體組成不良,則易有膠體剝落的現象產生。
(5)模具移位。模具移位是另一個工藝難題,它是指放置在載體晶圓上和包覆成型過程中模具輕微移動。然而,對于基于晶圓的技術來說,模具移位是一個挑戰,隨著對面板格式的期望過渡,模具移位變得更加關鍵,因為處理大方形格式一致和精確模頭定位的設備尚未得到驗證。基于面板和面板的扇出封裝的主要關注點,模具移位影響產量[6]。
FOWLP被描述為一種顛覆性技術,FOWLP技術優勢眾多:通過嵌入方式提高可靠性和更多的RDLs;通過更多功能和更高級別的集成多芯片嵌入和復雜的架構;通過減小形狀因子創新的架構;無襯底嵌入技術降低了制造成本。FOWLP被視為實現這些功能的理想技術選擇,它改變了封裝外形。外包半導體裝配和測試供應商(OSATS),集成設備制造商(IDM)和代工廠都將進一步采用[7]。