存儲式彈載數據記錄儀存儲可靠性技術研究

朱金瑞，王代華，蘇尚恩，王曉楠

(1.中北大學儀器科學與動態測試教育部重點實驗室， 太原 030051; 2.中北大學電子測試技術國家重點實驗室， 太原 030051; 3.北方導航控制技術股份有限公司， 北京 100176)

導彈從飛行到落地整個過程中，彈載數據采集系統對其內部各類參數信號進行采集分析，能夠判定飛行狀態是否正常，評定其性能指標。因此，數據采集系統的研究在導彈研制過程中具有重要的作用。彈載數據記錄儀是為實現對導彈飛行過程中各通道數據的采集存儲，并在試驗結束后能夠進行準確回收而研制的一種多通道數據采集系統[1-3]。按照存儲介質的種類，可分為磁帶式與固態式存儲系統，其中，磁帶式數據存儲系統是以磁帶錄音技術為基礎，利用磁性材料上的剩磁效應將被測信號存儲下來，但因其采用大量機械元件，致使體積、功耗都比較大，且磁帶式數據存儲系統在讀數時僅支持順序尋址，讀數過程耗時長，為數據讀取帶來很大的困擾[4]。相對于磁帶存儲系統，固態式存儲系統以半導體介質為基礎。半導體存儲介質內部以半導體電路為基礎，具備微體積、存儲速率高以及操作簡單的優點。常用元件有SRAM、DRAM、SDRAM、EPROM、EEPROM以及Flash等，其中Flash存儲芯片具有掉電不丟失、微體積、低功耗的優點[5-6]。

本文選用NAND Flash存儲器，以FPGA為主控芯片，設計實現對彈上16路模擬信號和8路數字信號采集存儲的彈載多通道數據記錄儀。針對導彈飛行過程中強沖擊、高過載的惡劣工作環境，重點開展了NAND Flash的無效塊管理和ECC校驗可靠性存儲技術的研究。

1 系統指標及存儲邏輯設計

系統主要完成對彈上各類型傳感器模擬信號、數字接口信號的采集存儲，在飛行結束后，通過以太網接口對數據進行回讀并分析。根據研制任務的要求，系統主要完成對以下各通道信號的采集存儲：

1) 模擬通道參數：4路5 V輸入電壓，采樣率為1 kHz；4路32 V輸入電壓，采樣率為10 kHz；4路±5 V輸入電壓，采樣率為1 kHz，采樣精度優于±1%；

2) 數字通道參數：8路RS422通道，其中4路波特率為115 200 b/s、4路波特率為230 400 b/s。

系統由Xilinx公司Spartan-6系列的FPGA編程實現對NAND Flash芯片的時序控制，進而完成對模擬通道、RS-422數字通道采樣后數據的可靠存儲。基于FPGA的數據存儲模塊的邏輯設計如圖1所示。

圖1 系統存儲模塊FPGA邏輯設計

Flash_ctl模塊用于產生控制NAND Flash的CE、R/B、WE、RE、ALE、CLE等信號；在數據存儲狀態下，接收外部所有通道的采集數據；在上位機讀數狀態下，讀取芯片內部數據，并發送至Ethernet控制器。Flash前端的FIFO模塊除在數字通道數據的基礎上加入幀頭、幀尾等識別字節的功能之外，主要用于緩存數據，以匹配模擬通道、RS-422數字通道的數據輸出、Flash的寫操作三者間的速率，確保數據在Flash頁編程中不丟失。ECC校驗模塊對采集到的數據生成ECC校驗碼，以提高數據存儲的準確性。Ethernet控制模塊實現介質訪問層(MAC)的功能，對數據編碼封裝，實現與物理層(PHY)芯片的數據和指令的傳輸。

2 存儲可靠性關鍵技術

2.1 無效塊管理

NAND Flash的芯片工藝導致其生產和使用期間會產生無效塊，故無效塊的管理一直是NAND Flash管理的關鍵和難點[7-9]。傳統無效塊管理方法是將無效塊列表存放至NAND Flash的第一塊中，雖然Flash在出廠時保證第一塊是完好的，但超過一定的次數，該塊也可能會變成無效塊，降低了無效塊列表存儲的可靠性。本設計中，將無效塊列表存儲至FPGA內部RAM中。由于該Flash芯片共有1 024塊，塊地址為10位，則在FPGA內部分配一個2 kB的緩存即可滿足無效塊表的容量。當進行存儲操作時，FPGA首先對要存儲的地址和無效塊列表中的地址進行對比，之后將數據存儲到好塊中；當數據進行讀取操作時，同樣由FPGA依據無效塊列表中得出的好塊地址讀取數據。無效塊表的建立和更新流程如圖2所示。

圖2 無效塊檢測流程

系統每次上電工作后，首先由FPGA訪問NAND Flash，無效塊檢測仿真如圖3所示，由隨機讀命令(05H、E0h)讀取無效塊標志位，若輸出數據為“00h”，則表明該塊為無效塊，之后將相應地址寫入無效塊表中。無效塊管理的設計實現了存儲地址的透明化，使NAND Flash的存儲區域的邏輯地址仍然能進行連續讀寫。

圖3 無效塊檢測仿真時序圖

2.2 ECC校驗

NAND Flash的結構特點導致數據存儲過程中可能存在誤碼，ECC(Error Correcting Code)作為一種數據檢錯糾正算法，通過增加冗余數據對存儲于NAND Flash中的數據進行編碼，是NAND Flash在使用時確保數據準確存儲的一項關鍵技術[10-12]。本文設計了一種基于漢明碼高性能ECC校驗方法，采用FPGA實現并應用于NAND Flash存儲邏輯設計中。每256 byte原始數據通過計算得到6 bit列校驗碼、16 bit行校驗碼，共22 bit，存放于NAND Flash的冗余區，存放格式如表1所示。為加快FPGA的計算速度，實現邏輯中事先計算好256個數的各自的列校驗碼，并存儲至FPGA內部。此方法是以犧牲FPGA內部邏輯單元來換取處理速度，利用查找表找出行校驗碼和列校驗碼。該表以字節數做下標，采用FPGA編程計算并存儲0～255個字節的行校驗碼和列校驗碼。查找表中的每個字節的各bit位的含義如表2所示，各字節校驗的仿真結果如圖4所示。

表1 ECC校驗碼存放格式

表2 查找表中各Bit位對應的內容

1) 列校驗碼的計算

校驗256字節的數據則相應地進行256次查表，通過索引各字節校驗值的查找表，得到ECC索引表的值ecc_pre_data，取出相應的列校驗值ecc_pre_col，與上字節的列校驗值reg1異或運算，由此得到256 byte數據的列校驗值。仿真結果如圖5所示。關鍵代碼如下：

ecc_pre_col<=ecc_pre_data and 0x3F;

reg1<=reg xor ecc_pre_col;

reg<=reg1;

圖5 列校驗碼仿真計算

2) 行校驗碼的計算

由表2可知，ECC索引表中第6位存放每個字節的行校驗碼，對輸入數據依次索引查表，若ECC校驗值的bit6=1，則表示該字節的行校驗為1。根據行校驗原理，RP0只計算bit0=0的字節，RP1計算bit0=1的字節，RP2計算bit1=0的字節，RP3計算bit1=0的字節，以此類推。因此，將全部行校驗為1的輸入數據按位異或，得到的結果保存在reg3中，reg3的bit0、bit1…bit7則分別得出RP1、RP3、RP5…RP13計算范圍內行的數量。相應的寄存器reg2的值表示屬于RP0、RP2、RP4…RP14計算范圍內行的數量。行校驗碼仿真結果如圖6所示。實現代碼如下：

if(ecc_pre_data(6)=’1’)then

reg3<=reg3 xor data;

reg2<=reg2 xor (not data);

end if;

256 byte數據全部計算完成后，按表1的格式排序，即可得到最終的ECC校驗碼。ECC校驗碼仿真結果如圖7所示。

圖6 行校驗碼仿真計算

圖7 ECC校驗碼仿真計算

3) ECC糾錯

原ECC校驗碼與讀出數據計算出的ECC校驗碼進行按位異或，若結果為0，表示讀數過程中不存在錯誤；若結果中11 bit為‘1’，表示有1 bit數據傳輸錯誤，并可糾正；其它結果表示傳輸出錯且錯誤無法糾正。由列校驗生成規則可知，若256字節中有1 bit數據出現錯誤，則列校驗結果中3 bit的數據發生翻轉，同理，行校驗結果中有11 bit數據翻轉。

查找出錯位的方法是：首先依據行校驗碼確定哪個字節出現錯誤，然后依據該字節的列校驗值確定哪個bit位出現錯誤。以列地址為例，根據列校驗值與各bit位之間的關系，若新舊ECC校驗碼異或后，CP5為1，則表明錯誤發生在該字節的高4位，反之，低4位出現錯誤；在檢測出的4位中，若CP3為1，錯誤位置定位在高2位；如此依次檢測，即可確定列地址。同理，通過檢測行校驗值異或結果中的RP15、RP13、RP11、RP9、RP7、RP5、RP3、RP1位，即可判斷出具體的字節位置，從而找出錯誤比特位的具體位置。實現代碼如下：

ECC_old_even<=RP14&RP12&RP10&RP8

&RP6&RP4&RP2&RP0&CP4&CP2&CP0;

ECC_old_odd<= RP15&RP13&RP11&RP9

&RP7&RP5&RP3&RP1&CP5&CP3&CP1;

ECC_new_even<= RP14&RP12&RP10&RP8

&RP6&RP4&RP2&RP0&CP4&CP2&CP0;

ECC_new_odd <= RP15&RP13&RP11&RP9

&RP7&RP5&RP3&RP1&CP5&CP3&CP1;

ERROR_location<=ECC_old_odd xor ECC_new

_ odd;

3 存儲可靠性功能測試

系統設計完成后，從模擬量存儲和數字量存儲兩個方面對系統存儲可靠性進行測試分析。首先，在保證各模擬通道中信號調理電路和A/D轉換電路達到設計要求的前提下，利用數字信號發生器對一路模擬通道輸入峰峰值為5 V、頻率為100 Hz的正弦信號，經系統采集存儲后通過上位機軟件進行顯示。圖8為上位機讀出的該正弦信號的波形。其次在FPGA中編寫一段測試代碼，生成00H～C7H遞增的232 byte的數據，循環寫入NAND Flash中，替代模擬通道的每一大幀數據，通過上位機讀取顯示。寫入遞增數據的目的是為了清晰方便地檢測數據存儲和傳輸過程中有無丟幀誤碼等現象。利用軟件HEX EDITOR打開上位機接收到的數據包，測試結果如圖9所示，其中55H～00H為每個數據幀的以太網幀頭、IP報文頭部以及UDP首部，“DCCD”為每幀數據的幀頭，緊接著“0001”為幀計數字節，最后“55AA”為幀尾標志。實驗證明，系統可對模擬信號進行精確采集，且經存儲模塊后可在上位機上顯示完整的數字化波形；由數字信號存儲過程可看出系統的存儲傳輸性能完好，滿足設計指標要求。

圖8 頻率為100 Hz的正弦波

圖9 上位機接收的數據包

4 結論

1) 本文將無效塊管理和ECC校驗兩項存儲可靠性技術成功應用于NAND Flash的存儲方案中，實現對無效塊的有效管理，提高ECC糾錯能力，保證了系統數據存儲的可靠性和完整性。

2) 通過FPGA仿真分析和存儲可靠性功能測試，在對模擬量和數字量的采集存儲過程中，能夠準確地對原輸入信號進行波形還原和數據顯示。

3) 本文設計的NAND Flash數據存儲可靠性方案，也適用于其他采用NAND Flash的存儲式數據采集系統，具有良好的可移植性和實用性。