基于Verilog語言的數(shù)字跑表電路設計

黃軼文 賀哲明 袁申 牟晨淏 劉立波

摘要：為實現(xiàn)體育比賽中的計時功能，以Verilog語言為基礎設計了包含分頻、計時顯示三大主要模塊。實現(xiàn)設計是通過Quartus II軟件，以Verilog語言為基礎，在FPGA芯片裝置上實現(xiàn)功能的驗證以及功能的良好。

關(guān)鍵詞：原理；設計；實驗原理

中圖分類號：TP393 文獻標識碼：A

文章編號：1009-3044（2019）07-0240-02

通過FPGA實現(xiàn)電路設計制作用于比賽的數(shù)字跑表，實驗設計的主要功能是通過兩個按鍵來控制跑表的開始以及結(jié)束，還包含清零、復位按鍵用來設置跑表的初始零狀態(tài)，最后就是暫停/開始按鍵，再清零控制按鍵無效的時候，按一下暫停/開始計時器開始計時，再按一次則計時器停止，再按一下則繼續(xù)開始計時。

1 原理

FPGA具有靜態(tài)可重復編程或在線動態(tài)重構(gòu)的特性，使硬件的功能可向軟件一樣通過變編程來修改不僅設計修改和產(chǎn)品升級方便，而且極大地提高了電子系統(tǒng)的靈活性和通用性。本實驗設計正是運用了這一特點十分便利的實現(xiàn)所需功能。實驗包含三大部分：第一是分頻器，分頻器是為計時器模塊提供可用時鐘的模塊，它可以將固定的時鐘頻率分成實驗所需要的任意時鐘頻率。第二是計數(shù)器，計時器模塊是本實驗設計的核心，通過Verilog語言編寫可以輕松實現(xiàn)計數(shù)器功能。最后是顯示模塊，顯示模塊是通過七段顯示數(shù)碼管顯示時間。

2 總體設計

3 詳細設計

3.1 設計要求

1）跑表的計時范圍為0.01s—59min59.99s，計時精度為10ms；2）具有異步清0，啟動，計時和暫停功能；3）輸入時鐘頻率為100Hz；4）數(shù)字跑表的輸出能夠直接驅(qū)動共陽極7段數(shù)碼管顯示。

3.2 流程圖

3.3 實驗原理

通過EDA軟件使用Verilog語言完成編程各模塊的程序設計，制作分頻、計時、顯示模塊。首先是分頻器是為計時器模塊提供可用時鐘的模塊，它可以將固定的時鐘頻率分成實驗所需要的任意時鐘頻率。計時器模塊是本實驗設計的核心，通過Verilog語言編寫可以輕松實現(xiàn)計數(shù)器功能。最后是顯示模塊，顯示模塊是通過七段顯示數(shù)碼管顯示時間。

3.4 硬件圖

4 仿真

計時器模塊仿真圖，此模塊實現(xiàn)每10ms計時一次，最大計時時間為59min59.99s，計時精度為10ms。此仿真圖就是其計時過程的顯示。

5 驗證

6 總結(jié)

這次實驗設計讓我對專業(yè)知識掌握地更加扎實，強化我的理論知識，豐富了我的專業(yè)實踐能力，做到了理論與實踐相結(jié)合，書本與操作相映襯。讓我更加熟悉的使用Verilog和QuartusⅡ。盡管中間有過一些不懂的地方，但是在同學和老師的幫助下也得到了解決。最后非常的感謝我的老師對我的指導與幫助，能夠順利地完成這次實驗設計。

參考文獻：

[10] 鄒道勝，朱如琪.CPLD/FPGA與ASIC設計實踐教程[M].2版.科學出版社，2010.

【通聯(lián)編輯：唐一東】