FPGA使用之時序處理技巧

姚文達

（中興通訊股份有限公司，天津 300000）

好的編碼風格和習慣不但可以增加代碼的可讀性，減少fpga的邏輯資源，更能對時序起到非常顯著的作用，好的編碼風格有很多，我們在這里只舉一個小例子——在使用RAM和FIFO的時候，在RAM和FIFO內部都推薦采用對輸入信號和輸出信號都各打一拍的方法來進行處理，如果在資源效率等條件允許的情況下，還推薦在外部增加一級寄存處理，這樣一共加入了三拍處理，輸入一拍，輸出兩拍，這樣可以提高整個代碼的魯棒性，即便進行器件移植也不容易導致時序變差。

復位也是容易引起時序問題的一個方面，對于不同廠家的FPGA器件而言，它們所支持的復位策略是不同的，有的器件內部的邏輯資源支持低電平復位和高電平復位兩種策略，而Xilinx器件的7系列器件的邏輯資源只支持高電平復位策略。

如果之前采用的是低電平復位方法，即檢測復位信號為低時便進行復位，外部輸入的低電平復位信號在經過同步化處理之后進入BUFG，然后從BUFG出來的低電平復位信號直接就輸出至各個邏輯。這樣就可以使復位路徑延時很小。但由于Xilinx器件只能支持高電平復位策略，即只能通過檢測復位信號為高時才能進行復位，所以當代碼未經修改直接移植至Xilinx器件時，低電平復位信號在經過BUFG輸出之后，需要進入反向器處理為高電平復位信號之后才能輸出至各個邏輯，這樣會導致時序變差。將所有邏輯的復位策略均修改為高電平有效復位，將外部輸入的低電平復位信號修改在進行同步化至本地處理的時候同步為高電平有效信號，這樣輸入BUFG的復位信號為高電平有效。這樣就可以使走線延時大大減小，從而滿足設計要求。所以在代碼移植過程中，需要考慮器件的特性，改善復位路徑上的時序。

由于BRAM的位置在器件內部相對固定，當FF扇出驅動多個BRAM時，軟件會擺放相關的多個BRAM，未必會將此多個BRAM放置在集中的區域，尤其是在BRAM資源占有率很高的時候，這些BRAM的位置會放置比較分散，這樣就有可能出現某些BRAM放置的位置離此FF的位置比較遠，如圖所示，這樣在這條路徑上就容易出現時序不滿足的情況。

在出現此類問題時候，可以通過減少FF驅動的BRAM數目來解決，即采用復制寄存器的方法將前端的FF進行復制，減少其后端驅動的BRAM數目，如所示。對于某些時鐘頻率比較高的不容易滿足時序的關鍵路徑，推薦一個FF只扇出至一個BRAM的方法，這樣可以極大避免出現時序告警的可能性。

除了本文提供的時需優化技巧外，時序的優化需要根據代碼的不同情況，在組合邏輯中插入時序以減少時延，從而提高時序余量，加上本文的例子希望剛接觸時序的開發者有所幫助。