一種消除電秒表市電頻率準(zhǔn)確度引入測(cè)量誤差的電路設(shè)計(jì)

常力文 尹杰 薛凱 白旭升

摘 要：針對(duì)電秒表檢定時(shí)市電頻率不準(zhǔn)確度帶來(lái)的測(cè)量誤差問(wèn)題，設(shè)計(jì)了一種消除測(cè)量誤差的電路模塊。該模塊采用大規(guī)模數(shù)字集成電路完成時(shí)基信號(hào)的倍頻，可以快速的跟蹤市電頻率信號(hào)，具有高精度、高穩(wěn)定度的特點(diǎn)。最終根據(jù)JJG601-2003《時(shí)間檢定儀檢定規(guī)程》對(duì)使用該模塊電路的指針式電秒表檢定儀器技術(shù)指標(biāo)進(jìn)行檢定，結(jié)果表明該電路設(shè)計(jì)滿(mǎn)足檢定需求，并且提高了指針式電秒表檢定的計(jì)量特性。

關(guān)鍵詞：測(cè)量誤差;集成電路;高精度;指針式電秒表

0.引言

指針式電秒表是以市電驅(qū)動(dòng)度盤(pán)，進(jìn)而進(jìn)行測(cè)量的一類(lèi)時(shí)間間隔測(cè)量?jī)x器。由于指針式電秒表內(nèi)部時(shí)間基準(zhǔn)信號(hào)與市電頻率有關(guān)，雖然市電頻率的波動(dòng)范圍很小，但是對(duì)于測(cè)量精度可以達(dá)到1ms的指針式電秒表來(lái)講，卻不是可以忽略的影響。

現(xiàn)目前解決市電頻率準(zhǔn)確度引入誤差最有效的方法是同頻率源法。也就是在檢測(cè)指針式電秒表時(shí)，檢定儀器使用的時(shí)基信號(hào)也必須由市電頻率產(chǎn)生，以此來(lái)消除市電頻率不準(zhǔn)確度帶來(lái)的影響。因此指針式電秒表的檢定需要引入市電頻率作為時(shí)基信號(hào)，并且指針式電秒表的分辨力可以到0.001s，所以作為時(shí)基信號(hào)的方波至少要達(dá)到0.1ms。于是需要對(duì)50hz的市電頻率信號(hào)倍頻。傳統(tǒng)的倍頻方式是利用鎖相環(huán)電路和可編程的邏輯器件形成倍頻信號(hào)，其電路調(diào)試復(fù)雜，倍頻精度不高，且倍頻范圍有限。本設(shè)計(jì)利用大規(guī)模集成電路FPGA來(lái)設(shè)計(jì)數(shù)字倍頻電路模塊，不僅優(yōu)化了電路結(jié)構(gòu)，而且還提高了指針式電秒表檢定的計(jì)量特性。

1.方法介紹

同頻率源法總體結(jié)構(gòu)，具體可分為降壓變壓器模塊，整形電路模塊，倍頻電路模塊，以及相關(guān)測(cè)量模塊構(gòu)成。其中數(shù)字電路設(shè)計(jì)部分主要由現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）完成;模擬電路部分主要由降壓變壓器，穩(wěn)壓電路，整形電路，開(kāi)關(guān)電路完成。

2.電路模塊具體實(shí)現(xiàn)

2.1模擬電路部分具體實(shí)現(xiàn)

模擬電路部分主要作用是將市電頻率信號(hào)引入FPGA中。首先，接入市電頻率信號(hào)（±220V，50hz），通過(guò)ZMPT101B降壓變壓器，降壓比為110：1，輸出信號(hào)為降壓后的頻率信號(hào)（±2V，50hz）;然后，由于FPGA引腳電平為T(mén)TL電平，所以需要將降壓變壓器輸出的信號(hào)再接入波形整形電路（主要由LT1715構(gòu)成的比較器電路）輸出信號(hào)為（3.3v，50hz）頻率信號(hào);最后，將該整形過(guò)后的頻率信號(hào)作為FPGA的輸入信號(hào)，完成時(shí)基信號(hào)的引入。

2.2數(shù)字倍頻器的設(shè)計(jì)

傳統(tǒng)的數(shù)字倍頻器模型，存在測(cè)周期計(jì)數(shù)器帶來(lái)的誤差，與除法器帶來(lái)的截?cái)嗾`差。測(cè)周期計(jì)數(shù)器帶來(lái)的誤差主要是存在±1個(gè)字的量化誤差，可以通過(guò)提高測(cè)周期計(jì)數(shù)器系統(tǒng)時(shí)鐘頻率來(lái)減小其誤差值。除法器帶來(lái)的誤差，主要是因?yàn)楫?dāng)測(cè)周期計(jì)數(shù)值C與倍頻系數(shù)N相除時(shí)，如果能整除，即實(shí)現(xiàn)了F_OUT=N×F_in的倍頻功能;但如果不能整除， ? ? ? 在分頻

器進(jìn)行分頻時(shí)只取了整數(shù)部分，舍去了余數(shù)部分，產(chǎn)生了誤差。為了解決這一誤差，本設(shè)計(jì)采用具有自補(bǔ)償功能的數(shù)字倍頻器，其具體原理圖可由圖2-1表示。

數(shù)字倍頻器的具體實(shí)現(xiàn)用verilog硬件電路描述語(yǔ)言實(shí)現(xiàn)，采用模塊化的設(shè)計(jì)思路，具體可分為四個(gè)模塊進(jìn)行實(shí)現(xiàn)。測(cè)周期計(jì)數(shù)器模塊主要作用是將輸入的市電頻率50hz信號(hào)，通過(guò)系統(tǒng)時(shí)鐘周期進(jìn)行計(jì)數(shù)，然后將計(jì)數(shù)結(jié)果送到除法器作為被除數(shù)，倍頻系數(shù)N作為除數(shù)，經(jīng)過(guò)除法器后得到的商和余數(shù)，分別進(jìn)入輸出脈沖調(diào)節(jié)器模塊，根據(jù)余數(shù)補(bǔ)償原理，對(duì)其最終輸出的分頻系數(shù)D1做調(diào)整，最后將分頻系數(shù)送入到分頻器模塊，最終輸出信號(hào)Clk_out即為倍頻后的信號(hào)。

為了驗(yàn)證該電路的正確性，對(duì)其進(jìn)行仿真實(shí)驗(yàn)，圖2-2為數(shù)字倍頻器仿真結(jié)果，在這里輸入信號(hào)是波動(dòng)的50hz市電頻率信號(hào)，經(jīng)過(guò)測(cè)周期計(jì)數(shù)器（系統(tǒng)時(shí)鐘是10mhz），得出測(cè)周期計(jì)數(shù)器計(jì)數(shù)值C為200200，倍頻系數(shù)N為400，經(jīng)過(guò)除法器后得出商為500，余數(shù)為200，最終將系統(tǒng)時(shí)鐘進(jìn)行500倍倍頻，200的余數(shù)補(bǔ)償，最終可以看出輸出倍頻時(shí)鐘信號(hào)周期為50100ns，該時(shí)鐘信號(hào)為成功補(bǔ)償后的信號(hào)。

3.測(cè)量結(jié)果分析

最后對(duì)使用新型的基于FPGA的數(shù)字倍頻器的電秒表檢定模塊進(jìn)行檢定，輸出時(shí)間間隔測(cè)量結(jié)果如表3-1所示。

從結(jié)果中可以看到，使用數(shù)字倍頻器模塊的檢定儀測(cè)試結(jié)果滿(mǎn)足JJG601-2003《時(shí)間檢定儀檢定規(guī)程》規(guī)定的最大允許誤差范圍，具有實(shí)際的工程應(yīng)用價(jià) 值，從側(cè)面證明了本電路設(shè)計(jì)，不久優(yōu)化了電路結(jié)構(gòu)，提升了計(jì)量特性，還縮短了開(kāi)發(fā)周期，節(jié)約了開(kāi)發(fā)成本。

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