基于IP核的數(shù)字下變頻設(shè)計與實現(xiàn)

王福紅?王曉亮

摘 要 數(shù)字下變頻是當(dāng)前軟件無線電的核心技術(shù)之一。本文在Xilinx公司提供的IP核的基礎(chǔ)上，給出了一種數(shù)字下變頻的設(shè)計方法，并對該種設(shè)計進行了仿真、驗證，最終得到了預(yù)期結(jié)果。

關(guān)鍵詞 數(shù)字下變頻;IP核;直接數(shù)字頻率合成;FIR

引言

數(shù)字下變頻（DDC：Digital Down Convert）是通過混頻將中頻信號數(shù)字下變頻至零中頻信號的一種技術(shù)。實現(xiàn)這種功能的數(shù)字下變頻器是軟件無線電的核心部分，下變頻器一般工作在A/D之后，是軟件無線電中信號處理的關(guān)鍵環(huán)節(jié)之一[1]。一般來說，數(shù)字下變頻實現(xiàn)了兩部分功能：一是將接收到的信號頻率降至零中頻，便于后續(xù)處理;二是降低經(jīng)高速A/D之后的信號速率，減輕信號處理對硬件資源的高要求。所以說，經(jīng)過數(shù)字下變頻處理，中頻信號被下變頻至軟件可以處理的“零”中頻信號，數(shù)字下變頻是實現(xiàn)數(shù)字信號處理的關(guān)鍵。

本設(shè)計包括兩個部分：仿真和驗證。仿真是在Matlab，Modelsim，ISE（Xilinx公司推出的FPGA開發(fā)工具）等軟件的基礎(chǔ)上驗證設(shè)計的算法和理論功能的正確性。驗證是通過JTAG下載電纜將設(shè)計下載到開發(fā)板的FPGA芯片中，然后通過開發(fā)板自帶的軟件觀測FPGA輸出信號以驗證FPGA設(shè)計實際應(yīng)用的正確性。

1DDC原理簡介

1.1 數(shù)字下變頻原理[2]

對AD采樣信號進行混頻，低通和抽取，可得到和信號帶寬匹配的基帶采樣信號。該中頻信號與兩個數(shù)字正交信號進行混頻，再經(jīng)過低通濾波器濾除高頻部分，就可以得到低頻的I、Q兩路信號。

1.2 DDS和低通濾波器FIR來實現(xiàn)下變頻功能

（1）直接數(shù)字頻率合成器（Direct Digital Synthesizer）原理簡介

直接數(shù)字頻率合成器（Direct Digital Synthesizer）是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)，眾所周知，頻率和相位的關(guān)系為：φ =2 *π* f * t，所以通過控制相位的變化速度，可以直接產(chǎn)生各種不同頻率、不同波形的信號。一個直接數(shù)字頻率合成器有相位累加器、加法器、波形存儲器ROM、D/A轉(zhuǎn)換器和低通濾波器（LPF）構(gòu)成。

（2） 低通濾波器FIR

經(jīng)過DDS之后的信號是零中頻帶通信號（只考慮正頻率部分），此時信號的采樣率仍然是ADC 采樣頻率（即中頻信號的采樣頻率），數(shù)據(jù)率很高，信號的帶寬遠小于采樣頻率，設(shè)計一個低通濾波器就能從DDS輸出信號中得到該信號，數(shù)字下變頻中的低通數(shù)字濾波器通常采用積分梳狀濾波器（CIC）、半帶濾波器和FIR濾波器的多級結(jié)構(gòu)。

2系統(tǒng)設(shè)計與實現(xiàn)

2.1 參數(shù)選取

（1）帶通信號60±7M，作為A/D變換器的輸入;

（2）A/D芯片采用LTC2262，采樣率為100M，采樣精度14bit;

（3）DDC系統(tǒng)工作時鐘是100M;

（4）DDC輸入數(shù)據(jù)速率為100M，輸入數(shù)據(jù)位寬14bit;

（5）DDC輸出數(shù)據(jù)位寬30bit。

2.2 系統(tǒng)的設(shè)計

IP（Intellectual? Property）核生成工具是Xilinx設(shè)計工具中的一個重要設(shè)計輸入工具，它提供了了大量成熟、高效的IP核為用戶所用。由于IP核是根據(jù)Xilinx的FPGA器件特點和結(jié)構(gòu)而設(shè)計的，直接用Xilinx FPGA底層硬件原語進行描述[3]，可充分地將FPGA的性能發(fā)揮出來，其實現(xiàn)結(jié)果在資源和速度上都能達到令人滿意的效果。

此次設(shè)計的DDC就是由Xilinx公司提供的DDC IP核實現(xiàn)。DDC中包含了DDS和低通濾波器FIR兩部分[4]。經(jīng)過A/D變換后信號（100M，14bit）作為DDC的輸入，經(jīng)過DDC之后變?yōu)镮/Q兩路信號數(shù)據(jù)位寬為30bit，速率為100M的零中頻信號。經(jīng)過DDC之后信號數(shù)據(jù)位寬輸出理論應(yīng)該保持不變，但是如果將輸出數(shù)據(jù)位寬設(shè)置為14bit，DDC核會自動截取最大數(shù)據(jù)位寬中的高14bit作為輸出（最大數(shù)據(jù)位寬由DDC模塊自動計算，主要由DDS中混頻器mixer輸出數(shù)據(jù)位寬決定，同時考慮到資源占用情況，該設(shè)計mixer輸出數(shù)據(jù)位寬為18bit，對應(yīng)DDC輸出的最大數(shù)據(jù)位寬為35bit），經(jīng)實驗驗證，這樣截取高位得到的14bit輸出信號性能遠遠達不到要求（輸出信號的幅度太小），所以該設(shè)計中采取的方式是：先將DDC輸出的數(shù)據(jù)位寬加寬，再對其輸出進行截取，考慮到實際的資源占用情況，將DDC的輸出設(shè)置為30bit。在設(shè)計中，對兩路（I/Q路）數(shù)據(jù)位寬為30bit的信號進行13bit～26bit截位效果最為理想，信號的質(zhì)量也能得到保證。

經(jīng)過DDS之后的信號是帶寬為14MHz的零中頻信號，只考慮正頻率范圍[0，7]MHz。在MATLAB中設(shè)計一個通帶截止頻率為7MHz的FIR，將系數(shù)量化為二進制數(shù)存入系數(shù)文件，將其導(dǎo)入FIR中即可。

整個開發(fā)設(shè)計流程如上圖 1所示。

2.3 系統(tǒng)的仿真

（1）輸入信號的時域圖與頻域圖如圖 2所示。

（2）經(jīng)過Modelsim仿真以后得到的輸出信號：

（3）對比信號

對比信號后可知本設(shè)計中DDC輸出信號與理論分析相同，后經(jīng)下載到FPGA開發(fā)板中輸出結(jié)果與仿真結(jié)果一致，驗證了本設(shè)計的正確性。

3結(jié)束語

本文以Xilinx的開發(fā)板為載體，對基于IP核的DDC（數(shù)字下變頻）提出了一種設(shè)計方案，并通過實際項目的操作對該方案的可行性進行了驗證。經(jīng)過驗證，該設(shè)計方法提高了資源利用率，實時性好，性能穩(wěn)定。

參考文獻

[1] 楊小牛，樓才義.軟件無線電原理與應(yīng)用[M].北京：電子工業(yè)出版社，2004：217.

[2] 吳芝路，賈長輝，任廣輝.數(shù)字下變頻的原理與實現(xiàn)方法[J].哈爾濱商業(yè)大學(xué)學(xué)報，2007，23（3）：343-345.

[3] 謝白玉，數(shù)字下變頻技術(shù)的研究及FPGA實現(xiàn)[D].重慶：重慶大學(xué)，2009.

[4] Heuberger A，Gamm E. Digital Downconverter[M].Software Defined Radio-Systeme für die Telemetrie. Springer Berlin Heidelberg，2017：109.