基于FPGA的DDS相位抖動分析與消除設計

胡思雨 關 煬

(中國電子科技集團公司第二十研究所 西安 710068)

0 引言

直接數字頻率合成器直接數字頻率合成技術DDS(Direct Digital Frequency Synthesis)產生于20世紀70年代初期，是從相位的角度出發直接合成各種所需頻率波形的一種頻率合成技術[1]。與第一代直接模擬頻率合成器和第二代間接頻率合成器相比，其具有較寬的輸出帶寬、較高的輸出頻率分辨率、較短的頻率轉換時間、較低的輸出相位噪聲、相位連續性、調制輸出、集成化、體積小和功耗低等特點[2]。本文在項目的基礎上，更改原先的設計，去掉了單片機，用FPGA進行總線的讀寫以及DDS的配置，并選用國產DDS芯片，來提高國產化率并優化原設計[3]。并且針對整機調試時出現的時間失配問題，進行分析，通過FPGA解決DDS信號ioupdata不穩定，導致雷達回波顯示錯誤的問題。

1 DDS基本原理

1.1 DDS基本原理

直接數字頻率合成器(Direct Digital Synthesizer，DDS)從相位出發，通過相位到幅度轉換，不同的相位對應于不同的電壓幅度，通過數模轉換和低通濾波后，輸出所需的頻率。DDS典型工作原理框圖如圖1所示[4]。主要由相位累加器(PA)、相幅轉換器(ROM)、數模轉換器(Digital to Analog Converter，DAC)及低通濾波器(Low Pass Filter，LPF)[5]四部分組成。

圖1中，fout為時鐘頻率，頻率控制字K的位寬為L，在以fC為時鐘頻率的每個時鐘周期內，頻率控制字通過相位累加器(PA)進行先行累加，當累加器溢出時，一個周期完成。PA輸出的相位碼通過相幅轉換器(ROM)轉換成相對應的幅度碼輸出給D/A轉換器，得到相應的階梯波，最后經過低通濾波器平滑處理后，輸出所需的正(余)弦連續波形信號。

1.2 DDS出現問題

基于某項目原裝置的功能為頻率控制。在整機調試過程中，在終端顯示界面上，時常會出現“黑豎道”。針對出現的問題，進行了深入細致的分析，對問題進行定位。該故障現象是由于DDS所需的ioupdata更新信號時間失配，導致DDS產生的信號相位抖動，在某個工作周期里，脈沖信號存在“同相位差”時，經過脈沖壓縮后的信號會出現“反相”，再進行4個搜索脈沖串內的全相參積累，積累值就會減小，通過I、Q求模，此時的信號幅度就會降低，信號積累模值“相減”或“抵消”，在終端顯示信號電平數值就“很小”或為“0”。終端回波數據顯示，是根據信號回波強弱變化，在界面的顏色深淺顯現。當一個波束周期中，回波信號積累模值“很小”或為“0”時，在終端回波信號顯示中就可以觀察到，該波束位置顯示為“黑豎道”。如圖2所示。

圖2 “黑豎道”終端顯示

1.3 延時不確定導致DDS輸出抖動機理分析

此系統收到的定時信號傳輸路徑如圖3所示。

圖3 系統收到的定時信號傳輸路徑框圖

系統定時信號傳輸路徑如圖3所示，信號從中頻到該裝置路徑有2條，一條延遲為1～1.5 ns，為單端射頻電纜傳輸的時鐘信號，另一條總延遲為24～48 ns，采用485差分格式，傳輸時鐘信號和TS定時信號，因此兩條路徑產生的延遲差為48-24-1.5-1=22.5 ns，不算線纜延遲，此值是一個近似值，但是可以看出，該裝置的時鐘和定時信號TS之間的延遲差隨環境變化是非常大的，這會使采樣信號在某一個不定的環境下出現建立時間不滿足的問題。正常情況下的輸出調制信號和時間失配時輸出調制信號如圖4、圖5所示。

圖4 正常情況輸出調制信號

圖5 時間失配時輸出調制信號

通過分析，發現該電路時序控制存在時間不穩定的問題，由于延時不確定，導致DDS輸出抖動。

該系統中頻產生兩路時鐘信號，一路輸入到該裝置中，做為系統發射線性調頻信號的時鐘基準；另一路輸入到定時器，作為系統定時基準信號。該裝置的同步控制信號TS(發射信號)來自于定時器，如圖3所示。

線性時鐘基準信號輸入到裝置，一路被轉換成TTL信號，作為該裝置TTL信號的基準信號。另一路，經過差分處理，進入DDS，成為DDS的時鐘基準信號。TS發射信號直接進入該裝置的單片機，產生DDS所需的ioupdate更新信號，輸入給DDS。ioupdata更新信號，是DDS產生調制信號的觸發信號。原設計中的DDS需要參考時鐘來產生調制信號。

TS(發射信號)通過定時電路長線傳輸，送進該裝置，產生ioupdata更新信號，對DDS進行控制；同時，該裝置中的時鐘基準，又是中頻送來線性時鐘信號，它們在該裝置內，存在時間失配(或差拍)，見圖6所示。在整機時序控制中，發射信號TS由4個搜索脈沖串組成，在每個TS到來后，都會產生一個ioupdata信號，若TS信號有時間抖動，必然會造成每個ioupdata信號時間抖動。DDS的時鐘基準的工作起始點就會隨著ioupdata信號的抖動而抖動，帶來DDS輸出脈沖調制信號的起始點抖動，表現為相位不穩定。

圖6 TS與updata信號在時間T1、T2抖動示意圖

2 裝置設計

原裝置在單片機的控制下，識別中心機的控制代碼，利用DDS技術，產生相應的脈沖非調制信號和脈沖調試信號，同時產生對頻率合成器的頻率控制信號進行頻率控制。此次在項目的基礎上，在結構不變和滿足以上功能的前提下對原裝置的硬件進行更改。

優化后的裝置用100 MHz晶振作為 FPGA系統時鐘，完成總線讀寫、頻合控制、DDS配置時序、鎖相環配置時序等工作，以導前同步信號做為DDS寫控制字的指令開啟信號，發射同步信號為ioupdata信號控制DDS開啟和關閉。鎖相環產生DDS所需的系統時鐘信號，保證與系統時鐘相參并成整數倍以滿足相參積累條件。優化后的裝置原理框圖如圖7所示。

圖7 優化系統原理框圖

經過優化的裝置，其硬件組成由以下主要器件。以Xilinx公司的Kintex-7系列芯片為主控，用時鐘分配器、DDS、放大濾波器、485驅動來實現。此裝置使用FPGA對總線接口進行讀寫，DDS也可以使用FPGA來配置。首先用AD9515時鐘分配器作為FPGA系統時鐘，完成總線讀寫、頻合控制、DDS配置時序的工作；通過國產芯片GM4941進行DDS，此國產芯片具有4路獨立通道的直接數字頻率合成器，每個通道均可提供獨立的相位、頻率、幅度控制，32位相位、調諧精度，48位頻率調諧精度、14位幅度調諧精度，且內部集成4個12位精度的DAC，能夠保證很好的動態性能，具備FSK/PSK/RAMP/OSK等調制功能，再經過放大和濾波產生所需要的中頻信號。GM4941的功能框圖如圖8所示。

圖8 GM4941功能框圖

3 裝置軟件設計

通過在改裝之后總設計建立時間檢測器，來檢測建立時間滿足的情況，并對建立時間進行實施檢測，若建立時間不滿足則調整輸入延遲，使建立時間得到滿足。如圖9所示。

根據所選的485總線驅動芯片的的上升沿(Transition Time)確定發射同步信號TS延遲變化間隔Δ，Δ=tt×2/4。通過FPGA內部的idelay實現可調延遲，通過內部邏輯編程實現D觸發器[6]、4選1邏輯開關及開關控制狀態機[7]。根據發射同步信號TS延遲變化間隔形成4個不同的延遲量(D3～D0)，當采樣時鐘與發射同步信號TS建立時間不滿足時，D3輸出值為0或者1的隨機數，若建立時間滿足時，D3～D0必定都為0或者都為1，因此，只要判斷D3為1時則使用D2對應的延遲量對信號進行延遲，便可以最好的滿足時序。同理，若已經選用D2為延時量后，外部環境又有所改變以至于延遲情況繼續惡化，導致D2也為1時，則采用D1對應的延時量，依次類推，可以無限次改變延時，以對應輸入延時的漂移，這樣便可以滿足任何漂移惡化帶來的建立時間不滿足問題。實現電路如圖10所示。

圖9 建立時間D0～D3時序框圖

圖10 消除DDS相位抖動邏輯實現電路

將延遲采樣結果D3～D0輸入給狀態機進行判斷，狀態機可以根據目前的狀態作為判定依據，對4選1開關進行切換，然后將改動后的發射同步信號TS_OUT通過485總線送給DDS，消除相位抖動。正常回波終端顯示如圖11所示。

圖11 正常回波終端顯示

4 結束語

本設計針對系統終端顯示界面出現的“黑豎道”故障現象，進行分析，是由于DDS所需的ioupdata信號不穩定導致系統時間失配。針對系統時間失配問題，提出了一種優化的設計方法，利用FPGA內部的idelay實現可調延遲，選取不同的延遲進行優化。優化后，DDS所需的ioupdata信號穩定，解決系統時間失配問題，使得DDS采樣時鐘和定時信號的時間基準保持高的一致性，在系統終端回波顯示正常，無“黑豎道”出現。該設計方法達到了較為理想的性能指標。此裝置在技術上具有可行性。很容易在其他設計中應用，有較高的使用價值。