網絡傳輸后信號再生和相位同步的設計

劉星宇， 張翠翠，b， 張鵬輝，b， 楊錦程， 李 嘯

（西安交通大學a.信息與通信工程學院；b.通信與信息系統國家級虛擬仿真實驗教學中心，西安710049）

0 引 言

全國大學生電子設計競賽涉及專業有電力電子、電子信息、自動控制、機械工程等。它是一場大學生的科技活動盛事，自1994 年開賽至今，在全國高等學府中影響深遠。2019 年全國共有1 109 所學校、17 313支代表隊、52 000 名學生參賽。

比賽以命題式、半封閉的形式進行。要求學生3人一組從給定的題目中選擇一個題目，在4 天3 夜里設計出一個完整的電路系統，最后由專家組進行現場測評，根據各項指標打分。隊伍之間比拼的是誰的指標好、誰的功夫硬，競爭非常激烈。不少高校對獲得國家一等獎的學生提供免試保研資格，還有部分高校對于指導學生獲國獎的老師給予職稱晉升優先資格。

本文針對電子設計競賽題目中的“數據采集和傳輸類題目”，以2019 年的E 題為例，進行分析設計。隨著電子技術的發展，此類題目對采集速率、存儲資源和傳輸帶寬要求越來越高，必須在方法和策略上有所創新有所突破，才能在有限的存儲和帶寬資源下完成系統的各項性能指標要求。針對此，本文設計了非實時傳輸和自適應存儲策略，可有效節約網絡帶寬和存儲空間，并且超額完成系統指標要求。實測結果證明了該策略是一種可行且較優的解決方案。

1 需求分析和核心思路方法

2019年全國大學生電子設計競賽的E題“基于互聯網的信號傳輸系統”結構圖如圖1 所示。A 終端和B終端采集信號源發出的周期信號并經交換機網絡后傳輸到C終端，要求C終端對信號源發出的信號重建并補償因網絡延時帶來的相位延遲，實現再生信號與原信號的相位同步。要求再生信號與原信號的幅度誤差不大于5%，周期誤差不大于10%。相位同步誤差不大于10 μs，響應時間不大于5 s。要求對信號源的采樣率不低于10 MSa／s，采樣位寬不低于8 位。對該題目分析，可得兩個關鍵指標需求：①對網絡帶寬的需求分析。千兆網傳輸除去網絡協議開銷，實際有效傳輸速率約為（1 000 ×0.7）／8 ＝87.5 MSa／s，即在全速的情況下，最多每秒可傳輸87.5 M個樣點。對于百兆網，則為8.75 M／s個樣點。千兆網雖有大的余量，但當采樣率提高以后仍然會出現帶寬不夠的情況。②對存儲空間的需求分析。由于接收端要補償網絡延時，所以需要至少存儲一個周期的信號波形。在10 M 采樣率下，對于低頻信號（如0.2 Hz，題目中要求響應時間不大于5 s，推算最低頻率為0.2 Hz），則需要10 ×5×8 ＝400 M位的存儲空間。

圖1 基于互聯網的信號傳輸系統

針對帶寬不足和存儲過大的問題，設計了自適應存儲策略，并結合非實時傳輸，可有效降低傳輸帶寬和減少存儲空間。此外，設計了交織傳輸策略提高系統的傳輸可靠性，設計了延時補償策略超額完成系統對同步的指標要求。

1.1 自適應存儲策略

該策略中首先以10 MHz采樣率對信號進行實時采樣，并據此測量信號周期；4 KB 存儲空間根據信號周期對信號進行存儲，在保證信號波形數據盡量豐富的情況下充分利用存儲空間。

圖2 不同頻率信號的采樣存儲策略

對低頻信號，使用抽樣存儲來減少因ADC量化位數限制而導致的采樣點數值重復冗余。這不僅節約了波形數據的存儲空間，而且減少了數據發送量。對于高頻信號而言，受限于ADC 采樣速率，其一個周期含有的采樣點數很少，由樣點重建的波形相位噪聲明顯，且高頻信號周期測量誤差大，以上兩點導致接收端的相位同步精度降低。為改善這個問題，高頻時將多個高頻信號周期看作一個低頻信號周期，即多周期降頻法存儲和處理，有效利用存儲空間，降低相位噪聲、提高周期測量精度，進而提高相位同步精度。

在4 KB 的存儲空間中，采用“低頻信號抽樣存儲、高頻信號多周期存儲”的策略，使存儲器在信號低頻時不撐滿、高頻時不空半，充分利用存儲空間，為信號高精度時延補償（即相位同步）提供數據支撐。

該自適應存儲策略依賴于高精度的周期測量算法。

1.1.1 信號周期測量

設計中使用遲滯比較＋過零檢測相結合的方式，有效降低了因噪聲引起過零點抖動導致的信號周期測量誤差。具體方法如圖3 所示。

圖3 遲滯比較＋過零檢測周期測量法

圖3 中，FPGA設置一個觸發電平，當信號大于該觸發電平時，進入狀態A。在A狀態的情況下，如果檢測到電平由正轉為負（即檢測過零點），則進入狀態B，記錄此刻過零點位置。在B狀態時，當信號再次大于觸發電平時，進入到A狀態。只有在A狀態下過零點位置才被記錄。兩個相鄰過零點位置相減，即為信號周期。這避免了過零點附近的信號上下抖動出現的多零點情況。

在FPGA中使用10 MHz的時鐘fclk（該時鐘同時為采樣時鐘）為基準，采用脈沖計數法。這種測量方法的最大誤差等于時基信號的周期，分辨率為時基信號的周期［1］。該方法測量精度取決于被測信號的周期和計時精度［2］，相對誤差會隨著待測信號的頻率升高而變大。在10 kHz 附近時，為0.1%；在1 MHz 附近時，為10%。

設計中將高于5 kHz的信號使用多周期存儲合并為一個低頻信號，即保證了周期測量誤差小于0.05%。

1.1.2 低頻信號的抽樣存儲策略

考慮到FPGA中的有限存儲資源，設計中對于低頻信號在10 MHz的采樣率下獲得的數據進行抽樣存儲。根據選定的FPGA 芯片型號中的存儲資源大小，設定存儲空間為4 096 ×8 bit 即4 KB，即最大可存儲4 096個樣點。由10 M／4 096 ＝2.5 K，對2.5 kHz以下的信號，按照跳點存儲，即每間隔X 個樣點存儲一個點。設信號的周期為M（在fclk基準下的一個周期的樣點數為M），則X ＝M／4 096，即M右移12 位得到X。

1.1.3 高頻信號的多周期存儲策略

對于頻率在2.5 ～4.9 kHz之間的信號，存儲一個完整周期；大于4.9 kHz的信號，采取存儲多個周期的策略。具體實現方法為：在fclk基準下，每到一個過零點時，檢測存儲器中的數據是否超過2 048，若沒有超過，繼續寫入；若超過，停止寫入，等待數據被讀出后的第1 個過零點時繼續開始寫入。

以上實現方法的理論分析為：存儲器中對于高頻信號存儲的Y 個周期的計算公式為：Y ＝2048 ÷ T ÷0.000 000 1 ＋1（T為信號周期）。舉例：頻率在4.9 ～9.7 kHz之間，存儲2 個周期認為是一個周期信號，頻率為原頻率的1／2；頻率在9.7 ～14.6 kHz之間，存儲3 個周期認為是一個周期信號，頻率為原頻率的1／3。

綜上，自適應存儲策略的示意圖如圖2 所示，周期更正如圖4 所示。在低頻（f ＜2.441 kHz）時下抽樣存儲；在中頻（2.441 kHz ＜f ＜4.882 kHz）時逐點存儲；在高頻（f ＞4.88 kHz）多周期存儲，并將高頻時存儲的多周期信號看成一個信號周期對測得的信號周期更正。采樣存儲的時鐘與網絡發送的時鐘不同，用雙口RAM來存儲數據，其具有兩個獨立的讀寫端口，但對于一讀一寫的情況可能會產生錯誤，用“Read After Writer”的模式進行操作［3］。

圖4 周期更正

1.2 交織傳輸策略

交織從其本質上來說是一種實現最大限度改變信息結構而不改變信息內容的技術［4］。

設計中，發送端在存儲器采集完成一個周期信號后開始發送UDP 包。由于不同周期信號的樣點數不同（在2 048 ～4 096 之間），UDP包的有效數據個數按理也應不同。但為了簡化網絡收發邏輯，UDP 發送協議每次固定發送4 096 個數據（將ram中的4 096 個數據全部發出，由接收端根據信號周期接收有效數據、丟棄無效數據），分為8 個UDP包發送，每個包設為固定512 B，并且8 個包加標識標記包的順序。

UDP在傳輸數據時不會對數據的完整性進行驗證，在數據丟失或數據出錯時也不會要求重新傳輸［5］。為了降低因丟包導致的重建波形的失真度，設計了交織傳輸策略，具體如圖5 所示。

圖5 交織傳輸

圖5 中，將存儲器中的第0，8，…（即8 的倍數位序）位置處的數據組織到UDP 數據包1 中發送，將第1，9，…（即（8 的倍數＋1）位序）位置處的數據組織到UDP數據包2 中發送，其他類同。具體計算公式為

其中Address為存儲器的地址，取值從0 到4 095；N為UDP數據包的編號（N 取值為1 ～8）；M 為UDP 數據包中的數據位置（M取值0 ～511）。

交織的好處是即便有丟包，波形數據的完整性依然沒有破壞。如圖6 所示，假設1 號數據包丟失，不交織傳輸的情況下則有波形的前1／8 個數據丟失，波形完整性破壞明顯；交織傳輸的情況下丟掉的512 個數據點均勻散落在波形的一個周期內，波形依然是完整的，且經過濾波可完全恢復原波形。

圖6 不交織／交織傳輸效果對比

1.3 延時補償策略

網路延時補償策略如圖7 所示。圖中，發送端向接收端發送兩種類型的包，延時補償包和波形數據包（IP包頭的Identification 字段分類標識），其中延時補償包包含信號周期信息和網絡延時信息、波形數據包則為信號的樣點數據。接收端需要對延時補償包進行響應，即向發送端回發延時補償響應包，發送端據此來計算網絡延時并更新。接收端接收發送端發來的波形數據包并存入存儲器中，根據延時補償包中的周期和網絡延時信息計算需要補償的相位，決定從存儲器的合適位置讀取數據輸出給DAC 完成波與發端相位同步的波形重建。

延時補償包在每次的信號下降沿過零點位置發出，在收到接收端發來的響應包后發送波形數據包。從圖7 可以看到，僅有部分波形數據被傳輸。該策略中，平均的數據傳輸速率（即網絡傳輸速率）可以用以下公式進行計算：

式中：S 為平均數據傳輸速率；n ＝8 為發送一組數據包的個數；TF＝556／125 M 為發送一個數據幀需要的時間；TIFS＝2 ms為幀間隔時間等于固定間隔時間；Tl為網絡響應時間；Ts為信號周期；k∈（0，1），kTs表示等待下一個信號下降沿過零點的時間；l ＝512 為有效數據的字節大小。其中，2 ms的幀間隔保證UDP包傳輸穩定。經計算可得平均傳輸速率最大時為270 KB／s（對應的5 kHz輸入信號）。

圖7 發送端延時補償策略

2 系統搭建驗證和結論分析

系統搭建框圖如圖8 所示，收發系統實物如圖9所示。發送端由ADC、FPGA、GPHY 組成；接收端由GPHY、FPGA、DAC組成。信號源輸出信號，經發送端處理后經交換機網絡傳輸到接收端，接收端補償時延后重建波形經DAC 輸出到示波器顯示。示波器兩路同時顯示信號源發出的信號和經過接收端重建的信號。

發送端FPGA 程序設計如圖10（a）所示，主要包括模擬信號采集、周期測量、自適應存儲、延時計算及收發控制、UDP／IP協議棧［6］。接收端FPGA的程序設計如圖10（b）所示，包括UDP／IP 協議棧、相位補償及收發控制、校準擬合、波形重建。

圖8 系統搭建框圖

圖9 收發系統實物圖

圖10 FPGA程序設計框圖

使用以太網交換機模擬互聯網，實際測試結果如下：

（1）UDP丟包情況。當UDP發包過密時，丟包會較嚴重，出現過8 個包丟3 或4 個情況。當發包間隔大于2 ms時，8 個數據包丟包在1 個及以下。

（2）網絡延時測量及誤差分析。發送64 byte 的UDP數據包，在網絡負載為1%的情況下經過一個交換機的網絡延時為22 μs；經過兩個交換機的網絡延時為43 μs，有±0.3 μs的波動。隨著UDP 發包間隔的增大，網絡延時的抖動會明顯減小。

（3）再生信號的周期誤差。再生信號的周期誤差來源于發送端對信號周期的測量誤差（測量方法本身的誤差和疊加在信號上的噪聲的影響）和收發兩端的FPGA時鐘源，接下來主要分析后者。時鐘源有準確度、穩定度兩個技術指標，準確度反映實際頻率值和標稱頻率值的相對偏差，穩定度表示給定的時鐘源的頻率在一段時間內相對于平均頻率偏差或波動的統計描述［7］，時鐘源的時鐘周期為Tclk（約為0.1 μs）表示為Tclk＝Tfix＋TΔ。其中：Tfix為固定的部分，由準確度決定；TΔ為時變部分，取值范圍由穩定度決定。收發兩端時鐘源的時鐘周期差使得再生信號的兩個相鄰樣點間的時間間隔與發端的采樣時間間隔不一致，導致重建信號與原信號之間的周期誤差。周期越大，測量的點數越多，周期誤差的絕對誤差越大。雖然題目僅要求周期的相對誤差在10%以內，但是再生信號的絕對周期誤差的累計會導致相位誤差。

再生信號的周期誤差理論分析如下：

設發送端FPGA的基準時鐘為fclk＿t，周期為Tclk＿t；接收端FPGA的基準時鐘為fclk＿r，周期為Tclk＿r。當信號源輸出的信號頻率為f，周期為T時，發送端測得的該信號在fclk＿t下一個周期的點數為T／Tclk＿t，記為M；接收端收到后以Tclk＿r間隔給DAC，再生的信號周期為Tclk＿r（T／Tclk＿t）。因此，再生信號的周期誤差為Tclk＿r（T／Tclk＿t）－ T，誤差最大值為T（Tclk＿r／Tclk＿t－ 1）＋Tclk＿r。

（4）再生信號相位同步誤差分析。題目要求再生信號與原信號的相位延時小于10 μs。再生信號與原信號的相位差主要取決于兩個因素：①再生信號與原信號的周期誤差的累積；②網絡延時導致的相位差。

受收發兩端FPGA 時鐘源的影響，時延補償誤差分析如下：

發送端計算的時延為X 個Tclk＿t，接收端計算相位補償公式為X%M，即補償的延時為（X%M）Tclk＿r，則時延補償誤差為

再生信號的周期誤差為T（Tclk＿r／Tclk＿t－1）＋Tclk＿r，與時延補償誤差相比，周期誤差在低頻時更顯著，成為再生信號與原信號相位差的主要因素。網絡延時補償后的實測結果如圖11 所示。可以看到，收發信號的相位差和信號周期呈近似線性關系，與理論分析相符。針對此，設計中進行了校準擬合，最終使得收發信號之間的相位誤差降低在3 μs 以下，最終結果如圖12 所示。圖12（a）誤差為1.7 μs，方波周期為5 ms，圖12（b）誤差為2.585 μs，正弦波周期為5 ms，藍色波形帶有400 mV的偏置顯示。

圖11 僅補償網絡延時情況下的再生信號與原信號的相位差

圖12 校準擬合后相位延時結果圖

3 結 語

本文主要描述了在使用FPGA進行信號采集和信號經過以太網傳輸后的再生及相位同步問題的相關研究。設計中，為使系統能處理更寬的信號頻率范圍，采用了自適應存儲策略，節省了存儲空間和網絡傳輸帶寬；同時為應對網絡丟包導致的波形數據失真，采用了交織傳輸策略。最終對系統進行了實際搭建和驗證，并對實測結果進行了理論上的深入分析，具體分析了誤差的產生來源和計算方法，并采用校準擬合的方式降低了信號同步誤差。

整個工程使用Verilog 語言編寫實現，采用PC 端與FPGA調試兩者統籌兼顧的方式對模塊的功能進行了實際的驗證。通過測試輸入輸出信號，實現了8 位寬度數據，10 M采樣時鐘，可以幾乎無失真地傳輸兩路0.2 Hz ～2 MHz的矩形、正弦、三角波周期信號，收發信號相位同步誤差在3 μs以內。