高速接口電路發(fā)送器的設(shè)計(jì)*

呂新為

（西安郵電大學(xué)電子工程學(xué)院 西安 710121）

1 引言

隨 著 高 速 模/數(shù) 轉(zhuǎn) 換 器（Analog-to-Digital，ADC）和數(shù)/模轉(zhuǎn)換器（Digital-to-Analog，DAC）分辨率和采樣率的不斷提高，對(duì)數(shù)據(jù)轉(zhuǎn)換器接口的性能要求不斷提高［1］。多路并行傳輸方式由于碼間干擾［2］、信號(hào)偏移等問(wèn)題限制了應(yīng)用速度和傳輸距離［3］，并且還增加芯片引腳設(shè)計(jì)和板級(jí)布線與系統(tǒng)互聯(lián)的硬件開(kāi)銷，直接增加系統(tǒng)成本［4］。而串行傳輸節(jié)約設(shè)計(jì)成本與空間、應(yīng)用更靈活等優(yōu)勢(shì)使得高速串行接口電路成為高速轉(zhuǎn)換器接口電路的首選，用于解決高速轉(zhuǎn)換器與FPGA之間的傳輸問(wèn)題。不僅可以克服并行數(shù)據(jù)傳輸帶來(lái)的性能下降問(wèn)題，同時(shí)可支持更高速數(shù)據(jù)傳輸。此外還降低了I/O需求及封裝尺寸，降低靜態(tài)功耗節(jié)省系統(tǒng)成本。

本文主要針對(duì)高速接口電路發(fā)送器［5］進(jìn)行研究，高速接口電路發(fā)送器主要實(shí)現(xiàn)并行數(shù)據(jù)到高速串行數(shù)據(jù)的轉(zhuǎn)換與傳輸，并解決高頻信號(hào)傳輸時(shí)所帶來(lái)的信號(hào)完整性問(wèn)題［6］。發(fā)送器包含并串轉(zhuǎn)換電路、CML驅(qū)動(dòng)電路［7］及阻抗匹配電路三個(gè)模塊。并串轉(zhuǎn)換電路實(shí)現(xiàn)10∶1數(shù)據(jù)串化，串行數(shù)據(jù)最高位速率可達(dá)3.125Gbps，CML驅(qū)動(dòng)電路將串化后的信號(hào)以差分信號(hào)傳輸?shù)狡?，阻抗匹配電路?shí)現(xiàn)單端50Ω電阻匹配。本文采用SMIC 0.18μm工藝實(shí)現(xiàn)完整的高正高速接口發(fā)送端電路并進(jìn)行電路功能的仿真驗(yàn)證。

2 發(fā)送器的設(shè)計(jì)

高速接口電路包含發(fā)送器和接收器，發(fā)送器將多路并行的數(shù)字信號(hào)轉(zhuǎn)換為適合信道傳輸?shù)拇心M信號(hào)并將其傳輸?shù)叫诺郎?，而接收器將信道傳輸過(guò)來(lái)的數(shù)據(jù)進(jìn)行處理重新恢復(fù)成多路并行數(shù)據(jù)。圖1所示為高速接口電路發(fā)送器結(jié)構(gòu)示意圖，發(fā)送器包含時(shí)鐘控制信號(hào)產(chǎn)生、并串轉(zhuǎn)換電路、CML驅(qū)動(dòng)電路及阻抗匹配電路。時(shí)鐘控制信號(hào)產(chǎn)生與并串轉(zhuǎn)換電路實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換［8］，CML驅(qū)動(dòng)電路將串化后的數(shù)據(jù)以差分信號(hào)形式按照要求傳輸?shù)叫诺郎?，阻抗匹配電路解決高頻信號(hào)傳輸時(shí)由于阻抗不匹配而產(chǎn)生的信號(hào)完整性問(wèn)題。

圖1 高速接口電路發(fā)送器結(jié)構(gòu)示意圖

2.1 并串轉(zhuǎn)換電路的設(shè)計(jì)

本文設(shè)計(jì)的并串轉(zhuǎn)換電路是將位速率為312.5Mbps的10路并行數(shù)據(jù)轉(zhuǎn)換為3.125Gbps的1路10位串行數(shù)據(jù)，圖2所示并串轉(zhuǎn)換電路整體結(jié)構(gòu)，包含控制信號(hào)產(chǎn)生模塊及并串轉(zhuǎn)換模塊。控制信號(hào)模塊是對(duì)輸入時(shí)鐘信號(hào)進(jìn)行分頻，實(shí)現(xiàn)10：1并串轉(zhuǎn)換的時(shí)鐘，包含二分頻與五分頻電路；并串轉(zhuǎn)換模塊則是實(shí)現(xiàn)10路數(shù)據(jù)1路數(shù)據(jù)的串化過(guò)程，包含5∶1并串轉(zhuǎn)換和2∶1并串轉(zhuǎn)換。

圖2 10∶1并串轉(zhuǎn)換電路結(jié)構(gòu)框圖

時(shí)鐘信號(hào)CK_IN通過(guò)二分頻電路產(chǎn)生一對(duì)反相的時(shí)鐘信號(hào)CK_A與CK_B，其頻率f=781.25MHz，用于產(chǎn)生五分頻時(shí)鐘信號(hào)以及控制實(shí)現(xiàn)2∶1并串轉(zhuǎn)換；時(shí)鐘控制信號(hào)CK_A與CK_B通過(guò)五分頻電路產(chǎn)生兩組控制信號(hào)：占空比均勻的CK_D、占空比為1∶4的5對(duì)反相的時(shí)鐘控制信號(hào)CK_i_M/CK_i_N（i=1～5），控制電路實(shí)現(xiàn)5∶1并串轉(zhuǎn)換。

并串轉(zhuǎn)換模塊包含5∶1并串轉(zhuǎn)換和2∶1并串轉(zhuǎn)換，輸入數(shù)據(jù)信號(hào)為10路并行數(shù)據(jù)D0～D9，其位速率為312.5Mbps。將輸入數(shù)據(jù)分為兩組通過(guò)5∶1并串轉(zhuǎn)換模塊得到輸出信號(hào)Data1和Data2，其中Data1與Data2的位速率為1.5625Gbps；Data1與Data2再通過(guò)2∶1并串轉(zhuǎn)換電路實(shí)現(xiàn)并串轉(zhuǎn)換，得到的信號(hào)為OUT1、OUT2，并且OUT2是OUT1的反相信號(hào)，此時(shí)完成了傳輸數(shù)據(jù)的10∶1并串轉(zhuǎn)換，數(shù)據(jù)的位速率為3.125Gbps。

圖3 時(shí)鐘控制信號(hào)時(shí)序圖

圖3 為時(shí)鐘控制信號(hào)時(shí)序圖，輸入時(shí)鐘信號(hào)CK_IN的周期為T(mén)=640ps，其通過(guò)二分頻后得到CK_A與CK_B反相且周期為T(mén)=1.28ns，通過(guò)五分頻電路得到的時(shí)鐘信號(hào)CK_D、CK_i_M/CK_i_N（i=1～5）其周期均為T(mén)=6.4ns，但是CK_D信號(hào)占空比均勻，CK_i_M/CK_i_N信號(hào)占空比為1∶4，CK_i_N與CK_i_M波形對(duì)應(yīng)且反相，并且一組信號(hào)從CK_1_M到CK_5_M其上升沿逐次延遲640ps。

2.2 CML驅(qū)動(dòng)電路的設(shè)計(jì)

CML驅(qū)動(dòng)電路在高速接口電路中負(fù)責(zé)將片內(nèi)數(shù)據(jù)傳輸?shù)狡饨橘|(zhì)上，并保證數(shù)據(jù)具有一定的驅(qū)動(dòng)能力。

本文設(shè)計(jì)的CML驅(qū)動(dòng)電路以差分對(duì)形式為基礎(chǔ)，多級(jí)錐形級(jí)聯(lián)的形式增強(qiáng)驅(qū)動(dòng)能力［9］。圖4為單級(jí)電路結(jié)構(gòu)，為保證電路能夠工作在較高的速度，差分對(duì)管M1至M4均應(yīng)工作在飽和區(qū)，尾電流源ISS為電路提供了一個(gè)獨(dú)立于輸入的偏置。單級(jí)電路要實(shí)現(xiàn)最好的性能則尾電流需處于全切換狀態(tài)［10］，尾電流處在全切換狀態(tài)時(shí)電路輸出的差分?jǐn)[幅僅是負(fù)載電阻和尾電流的函數(shù)。

圖4 單級(jí)電路結(jié)構(gòu)

圖5 輸入輸出特性

為保證電路能夠工作在較高的速度，CML buffer的差分對(duì)管、均應(yīng)工作在飽和區(qū)，且尾管也應(yīng)保持在飽和區(qū)，這樣將得到輸入共模電平的范圍：

其中VGS為晶體管的柵源電壓，VTH為晶體管閾值電壓。圖5為差分電路的輸入輸出特性曲線，差分輸出擺幅受MOS閾值電壓的限制［11］，最大差分輸出擺幅為

在級(jí)聯(lián)時(shí)，上一級(jí)的輸出擺幅即為下一級(jí)的輸入擺幅。此處要注意的是，在主驅(qū)動(dòng)電路的最后一級(jí)考慮阻抗匹配［12］其電阻R=50Ω，由于本設(shè)計(jì)中對(duì)輸出擺幅要求為500mV，因此所選MOS管器件的閾值電壓VTH≥500mV。

為了增大電路的驅(qū)動(dòng)能力，同時(shí)使電路的延時(shí)達(dá)到最小，本文中采用多級(jí)級(jí)聯(lián)的方式，將總的延時(shí)平均分到每一級(jí)上，這樣每一級(jí)管子的尺寸和電流都是以一個(gè)相同的比例u來(lái)逐級(jí)增大的。本文采用數(shù)字電路中常用的計(jì)算延時(shí)的RC延遲模型［13］，確定電路的級(jí)數(shù)N和比例常數(shù)u。其延時(shí)Delay如式（3）

其中，kRC是對(duì)數(shù)項(xiàng)，R為等效電阻，C為等效電容。對(duì)于CML電路來(lái)說(shuō)，其延時(shí)同樣可以用該模型來(lái)計(jì)算：

在CML電路中每一級(jí)的等效電容為本級(jí)的寄生電容Cself與負(fù)載電容Cload之和。據(jù)此計(jì)算出電路總的延時(shí)，從而確定電路的級(jí)數(shù)N以及比例常數(shù)u。圖6所示為第k級(jí)與第k+1級(jí)的兩級(jí)級(jí)聯(lián)電路。

圖6 兩級(jí)級(jí)聯(lián)的CML電路

由上圖可得第k級(jí)電路的延時(shí)為

當(dāng)CDB<

其中：

可以根據(jù)電路的具體參數(shù)來(lái)得到λ，從而求得Nopt和u。本文據(jù)此優(yōu)化后確定電路結(jié)構(gòu)為4級(jí)級(jí)聯(lián)，MOS管尺寸比例為2倍。

2.3 自適應(yīng)阻抗匹配電路的設(shè)計(jì)

在高頻信號(hào)傳輸過(guò)程中，與傳輸線特征阻抗不匹配會(huì)帶來(lái)一系列的信號(hào)完整性問(wèn)題，如傳輸線上信號(hào)反射、串?dāng)_、駐波［14］等，會(huì)嚴(yán)重影響信號(hào)或能量的傳輸質(zhì)量，進(jìn)而影響后級(jí)電路的性能。為此，本文設(shè)計(jì)了自適應(yīng)阻抗匹配電路，以實(shí)現(xiàn)精準(zhǔn)度較高的電阻。

本文所設(shè)計(jì)的自適應(yīng)阻抗匹配電路結(jié)構(gòu)如圖7所示，包含邏輯模塊、基準(zhǔn)電流電路［15～16］、V-I轉(zhuǎn)換電路、電阻陣列及比較器［17］。根據(jù)所需電阻值的大小確定電阻陣列中各阻值的設(shè)定，并按照一定算法設(shè)計(jì)控制信號(hào)Vctrl［0：4］的變化，進(jìn)而控制電阻陣列阻值的變化；通過(guò)基準(zhǔn)電流源與V-I轉(zhuǎn)換電路產(chǎn)生精準(zhǔn)電流Iext，精準(zhǔn)電流分別與片外50Ω電阻及片內(nèi)電阻陣列產(chǎn)生兩個(gè)電壓信號(hào)Vext與Vreal，兩個(gè)電壓通過(guò)比較器得到的信號(hào)Vcomp又設(shè)計(jì)為邏輯模塊的控制信號(hào)，使得比較出正確的結(jié)果后邏輯模塊可保持所需的序列。當(dāng)Voutr達(dá)到所需的電壓值時(shí)的電阻陣列的阻值即為符合要求的阻值。

圖7 自適應(yīng)阻抗匹配電路結(jié)構(gòu)框圖

3 仿真結(jié)果及分析

本文基于SMIC 0.18μm CMOS工藝完成了電路設(shè)計(jì)及仿真驗(yàn)證，主要驗(yàn)證發(fā)送器電路的三個(gè)主要模塊功能的實(shí)現(xiàn)：10∶1并串轉(zhuǎn)換的實(shí)現(xiàn)、CML驅(qū)動(dòng)電路的輸出以及阻抗匹配電路。下面將對(duì)整體電路進(jìn)行仿真驗(yàn)證與分析。

圖8 整體電路仿真結(jié)果

圖8 為整體電路前仿真結(jié)果，輸入信號(hào)是為10路并行輸入數(shù)據(jù)D0～D9，位速率為312.5Mbps。輸出是兩組差分信號(hào)，第一組是實(shí)現(xiàn)10∶1并串轉(zhuǎn)換后的串行數(shù)據(jù)OUT1及反相信號(hào)OUT2，并串轉(zhuǎn)換后的數(shù)據(jù)位速率為3.125Gbps；第二組是并串轉(zhuǎn)換后的數(shù)據(jù)通過(guò)CML驅(qū)動(dòng)電路后的差分輸出，其保持了串行數(shù)據(jù)的波形與速率并且CML驅(qū)動(dòng)電路的輸出擺幅為762mV。圖8中以顯示兩組數(shù)據(jù)為例表明10∶1并串轉(zhuǎn)換的實(shí)現(xiàn)與傳輸。

圖9 自適應(yīng)阻抗匹配電路仿真結(jié)果

圖9 是自適應(yīng)阻抗匹配電路仿真結(jié)果，其中固定電平Vref=1.3V是參考電壓，阻抗匹配電路的輸出信號(hào)Voutr從1.205V開(kāi)始階升，直到Voutr≥Vref時(shí)開(kāi)始保持不變，此時(shí)電壓為1.31V，同時(shí)所測(cè)電流值為9.79mA，則電阻值為R=（VDD-Voutr）/I，R=50.05Ω，偏差僅為0.1%。同時(shí)Vref與Voutr是比較器的輸入信號(hào)，比較器的輸出是Vcomp。當(dāng)Vref大于Voutr時(shí)Vcomp為高電平，當(dāng)Vref小于Voutr時(shí)，Vcomp跳變?yōu)榈碗娖?。同時(shí)Vcomp是邏輯模塊的控制信號(hào)，Vcomp為低電平時(shí)邏輯模塊的輸出狀態(tài)鎖定，則使得Voutr保持不變。表1為不同工藝角下阻抗匹配電路仿真結(jié)果。

表1 不同工藝角下阻抗匹配電路仿真結(jié)果

4 版圖設(shè)計(jì)

本文基于SMIC 0.18μm CMOS工藝完成了電路版圖設(shè)計(jì)，圖10所示為整體電路版圖。圖中左邊為添加I/O與PAD之后的整體電路版圖，右邊為整體電路IP核版圖。整體電路IP核版圖中主要包含10∶1并串轉(zhuǎn)換電路、CML驅(qū)動(dòng)電路、阻抗匹配電路以及電阻陣列四大模塊，其中電阻陣列是由兩組阻抗匹配電路中的電阻陣列模塊組成，由于CML驅(qū)動(dòng)電路的結(jié)構(gòu)需要兩個(gè)50Ω電阻，為保證該部分電路的匹配性而添加單獨(dú)的電阻陣列。整體電路IP核的版圖長(zhǎng)*寬為220.14μm*197.5μm。

圖10 整體電路版圖

5 結(jié)語(yǔ)

本文設(shè)計(jì)了一種高速接口發(fā)送器電路，包含10：1并串轉(zhuǎn)換、CML驅(qū)動(dòng)電路、阻抗匹配電路，實(shí)現(xiàn)了高速數(shù)據(jù)轉(zhuǎn)換與傳輸，并實(shí)現(xiàn)傳輸終端的阻抗匹匹配。整個(gè)電路采用SMIC 0.18μm CMOS工藝，仿真結(jié)果表明，電路實(shí)現(xiàn)了位速率為312.5Mbps的并行數(shù)據(jù)到位速率為3.125Gbps的串行數(shù)據(jù)的轉(zhuǎn)換，CML驅(qū)動(dòng)電路實(shí)現(xiàn)了串行數(shù)據(jù)的傳輸功能，輸出擺幅為762mV，阻抗匹配電路實(shí)現(xiàn)的高精度電阻50.05Ω，偏差僅為0.1%。