一種寬頻率范圍電荷泵鎖相環快速鎖定方法

王德龍，劉 彤

（無錫中微億芯有限公司，江蘇無錫 214072）

1 引言

隨著集成電路技術的快速發展，FPGA 的系統集成度和工作頻率也越來越高。鎖相環（PLL）作為FPGA 芯片時鐘管理模塊的核心，具有寬范圍頻率合成、時鐘抖動濾波、時鐘網絡去歪斜、相位調節、占空比調整等功能，且可以通過靈活配置來滿足不同的時鐘需求。電荷泵鎖相環是一種常見的數模混合型鎖相環，具有捕獲范圍大、鎖定時相位差小、低功耗等優點，在理論上可以實現零靜態相位誤差，有著其他鎖相環不可替代的優勢[1]。本文所研究的上電快速鎖定方法是基于電荷泵鎖相環設計的。

上電鎖定時間是指鎖相環從上電啟動到輸出穩定頻率所用的時間，是鎖相環的一項重要參數指標。傳統電荷泵鎖相環僅通過電荷泵的充放電電流來調整壓控振蕩器控制電壓，通常上電鎖定時間會比較長，后續有文獻提出一些方法來減小電荷泵鎖相環的上電鎖定時間，例如動態調整電荷泵充放電電流[2]、添加預充電電路[3]等，但這些方法對寬頻率范圍鎖相環減小各頻率下上電鎖定時間的效果不太明顯。本文通過對應用于FPGA 的寬頻率范圍鎖相環的研究分析，提出一種在不影響鎖相環正常功能的前提下，通過添加簡單的輔助電路來大大減小鎖相環上電鎖定時間的方法。

2 電荷泵鎖相環介紹

電荷泵鎖相環一般由鑒頻鑒相器（PFD）、電荷泵（CP）、環路濾波器（LPF）、壓控振蕩器（VCO）和反饋分頻（M）等組成，通過連接反饋分頻的輸出與PFD 的輸入構成一個反饋系統，利用反饋原理實現頻率及相位的同步控制，如圖1 所示。在PLL 上電后，首先由PFD獲得輸入參考時鐘（CLKREF）與反饋時鐘（CLKFB）之間的相位差，然后CP 將這個相位差轉換為電流信號，再通過LPF 生成VCO 控制電壓VCTRL，并濾除其中的高頻分量，僅把直流分量輸送到VCO，來改變VCO 的振蕩頻率。當反饋時鐘和輸入參考時鐘之間的相位差恒定時，認為兩者同步，也就是環路鎖定。

圖1 電荷泵鎖相環結構

傳統電荷泵鎖相環一般僅通過CP 的充放電電流來調整VCTRL，而且基于環路穩定性考慮，這個充放電電流一般不會太大，所以在PLL 上電后要把VCTRL提升到合適位置需要很長的時間。有文獻提出一種通過對VCTRL預充電的方式來減小上電鎖定時間，這種方法會在上電后在一定時間內將VCTRL提升至一個初始位置，從而達到減小上電鎖定時間的目的，然而這種方法會固定VCTRL的初始電壓且無法精確控制，對于寬頻率范圍PLL 來說，還是需要通過電荷泵充放電電流花費較長的時間來調整VCTRL以達到鎖定。本文將以一種VCO 頻率范圍為800～1600 MHz 的PLL 為例，在不影響PLL 正常功能的基礎上增加一塊頻率比較電路來控制VCTRL的預充電初始位置，從而根據VCO 頻率來調整VCTRL的初始位置。本例基于28 nm 工藝，通過spectre 仿真驗證可以大大減小PLL 的上電鎖定時間。

3 電路實現

本文設計的上電快速鎖定的方法為在傳統電荷泵鎖相環的基礎上增加了2 個輔助電路，預充電（PRE_CHARGE）和頻率比較（FREQ_COMP），如圖2 所示。

圖2 快速上電鎖定的電荷泵鎖相環結構

3.1 預充電電路

預充電電路可以提供較大的上拉電流將VCTRL電壓拉升至合適的位置，如圖3 所示。在PLL 上電后先對VCTRL電壓清零，然后再進行預充電操作，可以避免因VCTRL上殘留的電荷引起PLL 狀態的錯誤。

圖3 預充電電路示意圖

3.2 頻率比較電路

本文的PLL 中VCO 頻率范圍為800～1600 MHz，所需要的VCTRL范圍也會比較大。為了讓PLL 在VCO頻率范圍內都能做到快速上電鎖定，本文設計了一種頻率比較電路。該電路可比較VCO 輸出時鐘頻率和設定頻率的大小，當VCO 輸出時鐘頻率大于設定頻率時輸出高電平控制預充電電路結束預充電。因此可以通過配置不同的設定頻率來將VCO 的寬頻率范圍分成若干個窄頻率范圍區間，這樣就可以均衡各種頻率下的PLL 上電鎖定時間，做到寬頻率范圍下均可快速上電鎖定。

設定頻率可根據VCO 輸出頻率范圍權衡決定，例如本文VCO 輸出頻率為800～1600 MHz，可分為4個頻率區間，每個頻率區間的設定頻率為該區間的中間頻率，如表1 所示。圖4 為VCO 輸出各種頻率下的上電鎖定時間示意圖，由圖中可以看出VCO 輸出頻率 為800 MHz、1000 MHz、1200 MHz、1400 MHz、1600 MHz 時的上電鎖定時間相差不大。

表1 頻率區間以及區間中心頻率

圖4 各頻率下上電鎖定時間

頻率比較電路可通過比較時鐘周期來實現，當VCO 輸出時鐘的周期小于設定頻率的周期時，即可認為VCO 輸出時鐘頻率大于所設定頻率。圖5 所示為頻率比較電路的實現方式，其中CLKDIV2_N 為CLKIN 的2 分頻取反，CLKDIV2_DLY 為CLKIN2 分頻的延時，其延時的時間即為設定頻率的周期。當CLKIN 的時鐘周期小于設定頻率的周期時，CLKDIV2_DLY 的上升沿將可以采到CLKDIV2_N 的高電平，這樣輸出PRECHANGEDONE 就會由低電平轉為高電平，VCTRL預充電操作完成。為了避免所加輔助電路在VCTRL預充電完成后對PLL 的正常工作產生影響，在頻率比較電路至PRECHARGEDONE 的輸出路徑中加入RS 觸發器，使得當VCO 輸出頻率達到設定頻率時即可保持PRECHAGEDONE 信號處于高電平狀態，關斷VCTRL預充電電流，不影響PLL 的功能。

為了適應寬頻率范圍PLL 的應用，本文在頻率比較電路中做了延時可選配置，可根據輸出時鐘頻率選擇不同的延時值，實現寬頻率范圍PLL 的快速上電鎖定。圖6 為頻率比較電路波形示意圖，當delay 值大于CLKIN 的周期T時，PRECHAGEDONE 信號由低電平轉為高電平，VCTRL的預充電操作完成。

圖5 頻率比較電路

4 仿真結果

本文基于UMC 28 nm 工藝，利用Cadence 公司仿真工具spectre 對PLL 整體電路進行系統仿真。圖7為頻率比較器的仿真截圖，當CLKDIV2_DLY 上升沿采到CLKDIV2_N 的高電平時，PRECHANGEDONE信號由低電平轉為高電平，預充電完成。

圖6 頻率比較電路波形

圖7 頻率比較器仿真截圖

圖8 為VCO 輸出頻率分別為800 MHz、1000 MHz、1200 MHz、1400 MHz、1600 MHz 時的VCTRL仿真截圖，可以看出不同VCO 輸出頻率下，VCTRL預充電達到的初始位置也不相同，符合圖4 中的設計目標。

圖8 VCTRL 電壓仿真波形截圖

圖9 所示為本例PLL 在VCO 輸出頻率分別為800 MHz、1000 MHz、1200 MHz、1400 MHz、1600 MHz時的鎖定指示信號仿真截圖，表2 為各頻率下PLL 的鎖定時間仿真數據。從表2 中可以看出本例PLL 在800～1600 MHz 的寬頻率范圍下，鎖定時間范圍為1.68～2.29 μs，最大鎖定時間和最小鎖定時間僅相差0.61 μs，實現了寬頻率范圍下PLL 的快速鎖定。

表2 PLL 各頻率下鎖定時間仿真結果

5 結束語

本文介紹了一種寬頻率范圍電荷泵鎖相環的快速鎖定方法，通過在傳統電荷泵鎖相環里添加頻率比較電路，將寬頻率范圍拆分為若干個窄頻率范圍，并結合預充電電路來實現VCTRL的快速充電，可大大減小并均衡寬頻率范圍電荷泵鎖相環各頻率下的上電鎖定時間。本例PLL 在800～1600 MHz 的寬頻率范圍下，鎖定時間范圍為1.68～2.29 μs，最大鎖定時間和最小鎖定時間僅相差0.61 μs，實現了寬頻率范圍電荷泵鎖相環各頻率下的快速上電鎖定。