“VLSI物理設計”科教融合教學方法探索

李金城

（北京交通大學 電子信息工程學院，北京100044）

0 引言

集成電路產業是信息技術產業的核心，是支撐經濟社會發展和保障國家安全的戰略性、基礎性和先導性產業［1］。我國集成電路設計人才嚴重短缺，加強集成電路人才培養是促進我國集成電路產業持續發展的重要任務，受到全社會的共同關注［2～4］。

研究生培養是集成電路設計人才培養的重要階段，按照教育部《關于全面提高高等教育質量的若干意見》和《高等學校創新能力提升計劃》的部署和要求，集成電路研究生人才培養也要不斷探索科教融合的途徑與方法，為我國集成電路產業發展培養急需的創新型人才［5～6］。

“VLSI物理設計”是我校集成電路設計專業方向研究生的核心課程，通過理論教學和實踐訓練兩方面入手，加強研究生集成電路設計能力的培養，要求課程必須具有很強的實踐性和系統性。

為了提高課程教學質量，并結合“VLSI物理設計”課程的教學內容和課程特點，本課程在教學過程中引入了衛星授時芯片設計項目，把項目的研發方案、設計流程和科研成果等轉化為教學案例，對科教融合的課程教學方法進行有益的嘗試和探索。

1 “VLSI物理設計”課程說明

由于本科階段，集成電路理論和集成電路設計流程方面的教學相對薄弱，學生尤其對集成電路設計流程中相關的原理和方法理解不夠到位，所以需要在研究生階段開設“VLSI物理設計”課程進行必要的完善和補充。

課程的集成電路設計流程教學內容由模擬和數字兩條主線構成，其中模擬集成電路設計流程是從原理圖到版圖，數字集成電路是從Verilog到版圖。由于課程只關注設計流程本身，所以電路原理、參數計算和Verilog代碼設計等內容則不屬于本課程的教學范圍。

如圖1所示，模擬集成電路設計流程包括原理圖輸入（Schematic Entry）、Spice仿真（Spice Simulation）、版圖設計（Layout）、設計規則檢查（DRC）、版圖與原理圖比對（LVS）、寄生參數提取（RCX）、后仿真（Post-Simulation）、GDSII交付流片（GDSII Tapeout）、MPW制造（多項目晶圓）、封裝（Packaging）和測試（Testing）。

圖1 課程集成電路設計流程框圖

數字集成電路設計流程包括邏輯綜合（Logic Synthesis）、前時序分析（Pre-STA）、自動布局布線（P&R）、后時序分析（Post-STA）、添加金屬（Metal Dummy）、設計規則檢查（DRC）、版圖與原理圖比對（LVS）、GDSII交付流片（GDSII Tapeout）、MPW制造（多項目晶圓）、封裝（Packaging）和測試（Testing）。

為保證實踐教學質量，本課程不僅制作了實驗手冊，而且還搭建了完整的EDA軟件平臺，準備了配套的PDK、標準單元庫和Verilog源代碼等數據文件，使學生能夠順利完成模擬集成電路和數字集成電路全流程的設計實驗。

課程分配了一定的課堂學時講解集成電路設計流程的原理與方法，使學生對設計實驗過程中的參數設置方法、腳本命令格式和指令預期結果等做到心中有數，減少實驗操作的盲目性，再結合科教融合案例對課堂內容進行比對、分析和擴展，以提高學生分析和解決實際問題的能力。

2 課程案例項目簡介

引入課堂的案例項目是一款BDS/GPS兼容的衛星授時芯片設計項目，主要應用與日常計時，要求授時精度優于20 ms，能夠輸出年月日時分秒星期及農歷等信息，并提供數碼管掃描和UART輸出。

BDS與GPS都是每6秒播發一幀導航電文，并在導航電文中提供每幀播發的起始時刻［7～8］。因此，本項目衛星授時的方案是捕獲跟蹤衛星信號，解調導航電文，從電文中提取當前幀的播發時刻并對其進行傳輸延時修正，最后轉換成格林威治時間實現衛星授時。

需要說明，由于衛星到接收機的信號傳輸延時在70 ms到90 ms之間，精確的延時計算需要定位。本項目芯片不定位，按80 ms估算延時用于授時修正，雖然有10 ms左右的誤差，但仍然能滿足項目指標要求的優于20 ms的授時精度。

圖2為本項目芯片的電路結構圖，電路由衛星信號捕獲模塊（AC）、衛星信號跟蹤模塊（TC）和格林威治時間轉換模塊（UTC）、4塊雙端口SRAM（DPSRAM-0、1、2、3）和1個3.3 V轉1.8 V的LDO模塊構成。輸入為BDS和GPS的中頻采樣信號，輸出為數碼管掃描和串口，以及控制射頻芯片工作模式的SPI接口。

圖2 案例芯片的電路結構圖

案例項目的研發流程是首先確定兼容BDS和GPS的衛星信號捕獲跟蹤算法、格林威治時間的轉換方案和數據輸出格式，然后設計Verilog代碼，制作FPGA樣機，實測算法性能和授時精度等指標，最后進行ASIC設計實現。

案例芯片采用SMIC 0.18 um CMOS工藝設計實現，首先準備好PDK、標準單元庫、Memory Compiler和LDO IP，然后按照圖1的設計流程得到GDSII版圖，進行MPW流片和COB（Chip on Board）封裝，制作測試樣機。最后經樣機測試，芯片一切功能正常，流片取得成功，裸芯面積為2.2x2.2 mm2。

3 科教融合教學實踐

案例項目是一個典型的數字集成電路設計項目，其中從Verilog到Layout的主要設計步驟都包含在“VLSI物理設計”課程中，與課程內容具有很好的對應關系，而且項目研發所使用的EDA軟件平臺、PDK和標準單元庫等也與課程實驗的一致，因此非常適合作為教學案例引入到課堂教學中。本課程的科教融合教學實踐主要包括以下幾個方面：

1）整理項目成果，制作PPT課件

把項目內容制作成PPT課件，穿插在課堂教學中進行講解和說明，是本課程科教融合教學實踐的重要工作之一，作為項目展示的主要載體，課件包括項目代碼結構、源碼分析、設計流程、流片、封裝、測試和改進展望等內容，在科教融合的教學實踐中發揮著關鍵作用，圖3所示為項目PPT課件的封面頁。

圖3 項目PPT封面頁

2）梳理項目流程，比對課堂內容

雖然案例芯片的設計流程與課堂教學的設計流程基本相同，但是課程教學比較基礎，通過項目與課程的比對，不僅可以加深對課堂內容的理解，而且還能對一些工程實際問題建立感性認識，明確課堂所學與實際所需的差距，為今后的深入學習指明方向。

在教學中只要遇到與項目案例相關內容就會進行比對，雖然案例項目屬于數字集成電路設計項目，需要比對的內容也主要集中在數字部分，但是由于數字集成電路的版圖也需要DRC和LVS，所以在講完模擬集成電路DRC和LVS時，也會結合案例講解如何對數字集成電路的版圖進行DRC和LVS，使學生明白數字集成電路版圖最終也要導入到模擬環境中進行處理和驗證。

圖4和圖5分別為課程和項目的關于自動布局布線（P&R）部分的PPT目錄頁（圖5進行了局部放大處理），雖然它們都是從網表到版圖的設計，但案例項目流程中增加了放置I/O、DPSRAM和LDO，以及連接LDO的步驟，通過課堂比對和說明，使學生了解如何擺放和連接模擬IP模塊，為設計較為復雜的芯片打下一定的基礎。課程中比對的內容還有很多，這里就不再一一介紹了。

圖4 自動布局布線（課程PPT）

圖5 自動布局布線（項目PPT）

3）擴展教學內容，增加深度廣度

除了前面的比對教學外，課程還對案例芯片的電源供電方法、時鐘門控（clock gating）方案、Pad選型與規劃、DPSRAM生成與連接、DFT策略與掃描鏈設置、形式驗證流程、金屬密度添加、天線效應消除、流片數據提交和芯片封裝測試等問題進行了擴展討論。

例如，如圖6所示為芯片COB封裝打線示意圖，這是按照COB封裝廠家要求提供的高分辨率裸芯Pad管腳與PCB焊盤連接關系的示意圖，同時廠家還要求PCB板做沉金處理。在課堂上對案例芯片的COB封裝進行擴展討論，使學生對COB封裝和PCB沉金有了一定的了解，今后若遇到COB封裝問題時，也知道大致的解決方案。

圖6 案例芯片COB封裝接線示意圖

由此可見，通過案例擴展教學內容，不僅可以增加課程的深度和廣度，而且還能提高課程的實用性。

4）實物視頻展示，激發學習熱情

在課程教學內容全部完成后，將項目芯片、樣機和測試視頻等帶進課堂進行展示和播放，讓學生零距離接觸項目成果，觀察衛星授時樣機的工作過程，體會將代碼變成芯片的實際過程，用成功案例激發學習熱情，樹立學習信心。圖7和圖8分別為課程展示的COB顯微照片和芯片測試樣機。

圖7 COB顯微照片

圖8 芯片測試樣機

5）回顧項目經歷，培養科學精神

項目工作日志記錄了從確定算法方案到流片測試成功的整個研發過程，每天的項目進度、問題難點、解決方案、成功經驗與失敗教訓等等都寫在日志文檔中。在課堂上與同學們分享日志中的酸甜苦辣，不僅能使同學們學習到成功的經驗，吸取失敗的教訓，而且還能培養堅忍不拔的意志品質和嚴謹認真的科學精神。

4 結語

本文介紹了“VLSI物理設計”課程的科教融合教學實踐方法，教學中采用多種形式把科研成果轉化為課程教學內容，不僅促進了科研與教學之間的良性互動，而且還豐富了課程教學資源，提高了教學質量，在連續兩屆研究生課程的教學實踐中取得了一定的成果，今后還將繼續改進和提高，在科教融合的教學實踐中不斷探索前進。