基于FPGA的四象限探測器信號處理板設計

田 靜,馬 偉,盧曉東

(1.寧夏大學新華學院,寧夏 銀川 750021；2.西北工業大學航天學院精確制導與控制研究所,陜西 西安 710072)

1 引 言

現代戰爭強調精確打擊,激光制導武器因具有打擊精度高、成本低、抗干擾性能好等優點,成為各國競相研制的重點技術領域[1-2]。目前激光制導武器中大多采用半主動激光制導方式,其主要由帶導引頭的彈體、發射平臺和激光目標指示器構成[1]。隨著技術發展,導引頭和激光目標指示器都在不斷地朝著通用化、標準化、系列化、小型化及多功能方向發展,對激光半主動導引頭提出了新的挑戰[2]。導引頭的主要功能是精確提取回波信號進行目標位置解算,形成制導指令,導引激光制導武器實現精確打擊[3-5],其工作狀態直接決定武器系統的精度[6]。在激光通信中,常用的位置敏感器件有位置靈敏探測器(Position Sensitive Detector,PSD)、電荷耦合器件(Charge-coupled Device,CCD)和四象限探測器(Four-quadrant detector,4-QD),PSD簡單可靠,但分辨率較低；CCD線性度較好,但驅動電路復雜、信號不連續；四象限探測器[3-4]因體積小、靈敏度高、抗干擾性強成為優選[7]。四象限探測器主要負責搜索和捕獲由激光器經目標漫反射后的回波信號,傳給后續信號處理電路,進行目標位置解算。

常用的光斑位置解算算法是和差比幅法[3-4],需獲取四象限峰值電壓信號。由于使用FPGA實現數字尋峰需要采樣全波形,對ADC采樣率要求較高[8],因此需要實現模擬尋峰。目前實現峰值保持功能有多種電路結構和模塊。但存在電路結構復雜、跟隨性差、轉換速率慢[9]、封裝大、成本高、功耗大以及需要輔助電路等不足之處。本設計針對四象限探測器輸出信號特點,設計一款基于FPGA的信號處理板,設計核心是峰值檢測模塊(Peak Detector,PKD),獲取信號峰值電壓信息,確定光斑中心相對于探測器中心位置的偏移量。

2 電子學設計

2.1 總體結構

緊靠四象限探測器的前端板,其主要功能是對探測器輸出信號進行預處理(電流信號轉換成電壓信號),且增益可調(兩檔增益)。針對前端板輸出脈沖信號特點(有效周期為20 Hz,有效值為0.1～4 V,標稱值為3.7 V,上升沿為200～300 ns,下降沿為2 μs)及導引頭小型化需求設計信號處理板,設計指標為:峰值檢測偏差<5 %,通道一致性>90 %。

信號處理板的作用是對前端板輸出的四路信號進行模擬調理,獲取信號峰值信息,解算出目標位置。為了精確獲取某一時刻光斑位置,需同時獲取四路峰值電壓信號[10],即保證采樣同步性和增益一致性,可通過“等長布線+四路ADC并行采樣+同步觸發”來實現。多通道ADC一般有內部同步機制,通道間共用一個采樣時鐘,因此優先選擇雙通道或四通道ADC；為了保證增益一致性,四路探測器信號須經過相同的模擬調理電路；ADC采用觸發機制,當有觸發信號到來時,ADC開始采樣,因此需要四路同步觸發。

信號處理板整體設計框圖如圖1所示,以FPGA芯片為主控核心,四象限探測器前端板輸出信號經濾波之后,分成兩路,一路輸入至PKD模塊,一路輸入至觸發模塊。PKD模塊自動捕獲峰值電壓并保持。當探測器四路信號累加幅值大于閾值電壓時,產生觸發信號(Trigger)。觸發信號經過FPGA同步、展寬之后,觸發ADC開始采樣、實現模數變換,取其中前八個采樣點求均值作為峰值。最后,根據光斑位置解算算法,計算出光斑中心在x、y方向上的偏移量傳輸給飛控板。

圖1 處理板整體設計框圖Fig.1 Design framework of the processing board

當峰值保持時間達到50 μs(假設峰保時間是50 μs)之后,FPGA產生復位信號(RST),使PKD模塊復位,形成泄放回路,保持電容放電,在下一個觸發信號到來之前,復位信號失效,PKD模塊進入自動尋峰模式。復位信號脈寬可根據探測器信號頻率、幅值進行調整。在保證峰值保持時間足夠的情況下,復位信號寬度越寬越好,最好在下一次脈沖到來之時失效,這樣可避免干擾信號等非有效信號引起PKD模塊誤工作(保持電容充電),致使干擾信號等疊加在有效信號之上,影響測量結果。為了防止噪聲等引起誤觸發,應以最小有效信號為基準設定觸發模塊閾值電壓。

2.2 峰值檢測模塊(PKD)設計

峰值檢測模塊的作用是對輸入信號的峰值進行提取并保持,主要有電壓型和跨導型兩種[11]。電壓型主要由電壓運放、檢測二極管、保持電容和電壓緩沖器組成[11]。本設計采用電壓型方案來實現峰值檢測及保持,電路原理如圖2所示。經過PSpice仿真,運放選擇ADI公司的ADA4891芯片(供電電壓2.7 V～5.5 V,雙通道、軌對軌),二極管選用EFM106。當輸入電壓值大于前一時刻輸入電壓值時,二極管導通,輸出電壓加在保持電容兩端,保持電容迅速充電；當輸入電壓值小于前一時刻輸入電壓值時,二極管反向截止,此時保持電容兩端電壓基本保持不變。即峰值到來之前,二極管導通,保持電容電壓跟隨輸入電壓；峰值到來后,二極管截止,保持電容電壓維持峰值電壓[9,12]。峰值保持50 μs后,復位信號有效,觸發模擬開關閉合,形成泄放回路,保持電容電荷完全泄放后變成零電位,等待下一個輸入信號到來。模擬開關選擇ADI公司的ADG801(0.25 Ω的導通電阻,35 ns導通時間,0.01 μW功耗)。

圖2 峰值檢測原理圖Fig.2 Schematic diagram of peak detector

保持電容的選擇至關重要。保持電容需要滿足兩點要求:絕緣電阻足夠大,防止電荷泄漏；介質吸附效應小[11,13]。在高頻電路中電容介質吸附效應會影響電容電壓上升速度,所以須選擇吸附效應小的電容,如聚丙烯薄膜電容(CBB)、聚苯乙烯電容(CB)等。通過PSpice仿真,確定保持電容容值為30 nF,峰值下垂速率約為8 mV/μs。在實際電路調試中,依次將保持電容替換為不同類型不同容值的電容,如1 nF、10 nF、20 nF、30 nF和40 nF的聚丙烯薄膜電容(CBB)、聚苯乙烯電容(CB)進行性能對比,測試結果表明保持電容取聚丙烯薄膜30 nF時保持性能和跟隨性能最優,與仿真結果一致。

2.3 觸發模塊設計

在本設計中,利用“DAC+比較器”來產生觸發信號,原理如圖3所示。以最小信號為基準,通過FPGA配置DAC設定閾值。當四路信號累加幅值大于閾值電壓,比較器輸出跳變,作為脈沖信號出現的標志信號。DAC選擇ADI公司的AD5321芯片(12 bit,2線接口,最高速率400 kHz),由基準電源提供輸入參考電壓。比較器選用ADI公司的ADCMP602芯片(軌到軌輸出,遲滯特性,3.5 ns延遲,10 mW功耗)。在本設計中,不需要精確獲取峰值出現時刻,待信號峰值穩定后ADC采樣即可。峰值保持時間達到50 μs后,關閉模擬開關,保持電容開始泄放,大約10 ms之后斷開模擬開關(脈沖周期為50 ms,因此在下一個脈沖到來之前模擬開關斷開即可),等待下一個脈沖信號到來。

圖3 觸發模塊原理圖Fig.3 Schematic diagram of trigger module

2.4 FPGA邏輯設計

本設計中的邏輯由硬件語言Verilog HDL實現。在FPGA內,主要實現芯片配置、ADC串并轉換、光斑位置解算及數據封裝和傳輸,如圖4所示。具體工作流程如下:(1)信號處理板上電后,完成系統初始化(復位、DAC配置、時鐘扇出等),進入待機模式；(2)當處理板收到飛控板發來的握手指令后予以應答,進入就緒模式；(3)當處理板接收到飛控板發來的啟動命令后進入工作模式對信號進行解碼,產生OpenGate信號；(4)當處理板接收到Trigger信號后,觸發ADC開始采樣；(5)四路ADC數據經串并轉換后,利用和差比幅算法解算出偏移量,最后將所有數據封裝打包由RS422接口上傳至飛控板。當峰值電壓接近最大值時,預示著信號即將飽和,處理板經RS422接口發送增益控制信號至探測器前端板。前端板會進一步衰減探測器信號至合適的量程。

圖4 FPGA數據處理邏輯框圖Fig.4 Block diagram of FPGA data processing logic

3 主要性能測試與討論

3.1 輸入輸出特性

在測試時,信號源脈沖信號經慢成形模塊整形為準高斯波形,用來模擬激光器信號,以作為處理板PKD模塊的輸入信號。PKD模塊四通道輸入輸出特性曲線如圖5所示,各通道的轉換系數、最大相對誤差及通道一致性列于表1。

圖5 PKD模塊輸入輸出特性曲線Fig.5 The input-output characteristic curve of PKD

表1 PKD 模塊各通道的轉換系數、最大相對誤差及通道一致性

從測試結果可知,PKD模塊四通道輸出信號隨輸入信號呈線性變化,四通道最大相對誤差小于4 %,可見各通道峰值保持輸出與輸入有極好的線性度,且各通道一致性(以通道一為基準)大于98 %。可通過后續標定和多次采樣求平均值的方法修正峰值結果。

3.2 性能對比

3.2.1 PKD模塊與AD684芯片性能對比

為了定性了解PKD模塊性能,將其與ADI公司的采樣保持放大器AD684芯片進行性能對比。測試時,信號源脈沖信號經慢成形模塊,整形為準高斯波形信號模擬激光器信號,扇出兩路分別引入至PKD模塊和AD684芯片,觀察兩者輸出的峰值信號。AD684芯片需要外部輸入S/H(高電平采樣,低電平保持)信號,測試時用信號源另一個通道產生。為了精確捕獲峰值,S/H信號下降沿須與輸入信號峰值時刻對齊,S/H低電平寬度設為100 μs(即峰值保持時間為100 μs)。圖6為PKD模塊與AD684芯片性能對比結果,從圖中可知,PKD模塊峰保持效果與AD684芯片相當,且PKD模塊輸出噪聲更小。其它方面的性能對比如表2所示。

圖6 PKD模塊與AD684芯片性能對比Fig.6 Performance comparison between PKD and AD684 chip

表2 PKD模塊與AD684芯片性能對比

3.2.2 PKD模塊與某導引頭信號處理板峰檢模塊性能對比

為了進一步了解PKD模塊的性能,將探測器兩路輸出信號分別引入至PKD模塊和某導引頭信號處理板峰檢模塊(峰保持時間為100 μs),觀察兩峰檢模塊保持性能。從圖7(a)、(b)可知,兩峰檢測模塊輸出峰值信號相對于原始信號峰值都有一定下降,但PKD模塊峰值信號下降值更少,即更接近于真實峰值；從圖7(c)可知,兩峰檢測模塊的噪聲均小于原始輸入噪聲,表明兩者均能有效濾除大部分高頻噪聲,改善系統電子學性能。

圖7 PKD模塊與某導引頭信號處理板峰檢測模塊性能對比Fig.7 Performance comparison between the PKD and the peakdetector of the signal board of seeker

3.3 角分辨率測試

將探測器、前端板和處理板安裝在導引頭機械外殼中,固定在轉臺上。利用小型激光器做光源,將激光器在反射平板上的光點對準導引頭中心點。由于導引頭未進行光學聯調,且光源到導引頭的距離只有2～3 m,因此本次測試只能定性觀察處理板的穩定性和角分辨能力。

首先,通過調整轉臺的俯仰、偏航和滾轉三個角度,找到x、y方向偏移量為0的位置,即中心位置；繼續調整轉臺角度,找到象限位置。接著,從中心位置開始以1°或0.5°為單位逐漸增加方位角,觀察x、y方向的偏移量,一直增加至10°,再開始回退,以1°或0.5°為單位逐漸減小方位角。通過該測試,可同時觀察處理板的角分辨能力和穩定性。從圖8可知,處理板穩定性較好,最小可分辨0.5°的偏轉。

圖8 角分辨率定性測試Fig.8 The test of angular resolution

4 結 論

本文介紹了一款基于FPGA芯片自主設計的四象限探測器信號處理板,其核心是PKD模塊。經電子學測試,四通道峰保持輸出與輸入具有極好的線性關系,最大相對誤差小于4 %,通道一致性大于98 %,滿足四象限探測器前端板讀出電子學設計需求。與其它兩款峰檢測模塊進行性能對比,發現本PKD模塊性能良好:單電源供電(+5 V)、量程為100 mV～4 V、低噪聲、低功耗、低成本、自動尋峰并保持、通道數可擴展、峰保持時間可調,初步測試角分辨率為0.5°,表明該設計合理。對于更窄的脈沖,一方面可以調整保持電容和泄放電阻的參數,另一方面也可在PKD模塊前加一級慢成形電路。利用慢成形電路可將過窄的脈沖波形整形為百納秒量級準高斯波形,降低后續電路的設計難度。為了簡化設計,可用有源濾波器替換無源CR-(RC)n濾波成形電路,用較少的元件實現更多的積分,使輸出波形更接近高斯波形；可獲得共軛復數極點,改善濾波成形電路的性能[14]。