納米線環柵隧穿場效應晶體管的電容模型*

蘆賓 王大為 陳宇雷 崔艷 苗淵浩 董林鵬

1) (山西師范大學物理與信息工程學院,臨汾 041004)

2) (中國科學院微電子研究所,微電子器件與集成技術重點實驗室,北京 100029)

3) (西安工業大學,陜西省薄膜技術與光學檢測重點實驗室,西安 710032)

納米線環柵隧穿場效應晶體管相比于其他多柵器件具有更強的短溝道效應抑制能力及更優異的電學特性.器件模型能夠模擬器件電學特性,對于器件及電路的實際應用極為關鍵.目前,已有納米線環柵隧穿場效應晶體管的電流模型報道,但是尚沒有電容模型的相關報道.電容模型主要用于瞬態特性模擬,對于評估電路速度轉換和頻率特性至關重要.由于沒有可用的電容模型,納米線環柵隧穿場效應晶體管電路方面的研究主要通過數值迭代的方法開展,該方法不僅對硬件平臺要求高,且耗時長,還容易出現收斂性問題,只能勉強用于極小規模電路模塊,對于包含晶體管數目較多的電路無能為力.本文針對以上問題,從基本的器件物理出發,建立了納米線環柵隧穿場效應晶體管的電容模型,該模型不涉及任何數值迭代過程.相比于數值模型,該模型計算速度快、過程穩定,能夠加速納米線環柵隧穿場效應晶體管器件及電路的相關研究.

1 引言

金屬氧化物場效應晶體管(metal-oxide-semiconductor field-effect-transistor,MOSFET)的特征尺寸隨著摩爾定律不斷縮減,使得集成電路集成度不斷提高的同時,器件短溝道效應也越來越嚴重,導致其靜態功耗已超過動態功耗成為集成電路的主要功耗來源.隧穿場效應晶體管(tunneling field-effect-transistor,TFET)是1 種利用量子隧穿機制導通電流的新型器件,其可以突破MOSFET室溫下60 mV/dec 亞閾值擺幅極限,實現更加陡峭的開關曲線,同時降低泄漏電流及工作電壓,進一步降低集成電路功率損耗[1-3].目前TFET 已成為微電子領域的研究熱點,被認為是后摩爾時代最有可能取代MOSFET 推動高性能、低功耗集成電路持續發展的技術之一[4].

盡管TFET 能夠實現十分陡峭的開關特性,但是TFET 也面臨短溝道效應(short channel effects,SCEs)和漏感應勢壘降低(drain-induced barrier lowering,DIBL)等非理想效應[5,6],這些效應導致TFET 特性退化,阻礙了TFET 器件及電路的實際應用.為了解決這些問題,研究人員在TFET結構上做出了很多創新,其中基于納米線結構的環柵TFET (gate-all-around TFET,GAA-TFET)具有最高的溝道電勢調控效率,能夠在很大程度上抑制SCEs 和DIBL 等非理想效應[7],同時由于柵電極對隧穿結的控制增強,GAA-TFET 比其他多柵結構表現出了更低的亞閾值擺幅和更高的隧穿電流[6].

鑒于GAA-TFET 對非理想效應出色的抑制能力和優異的器件特性,人們針對GAA-TFET 的各個方面開展了大量研究,其中器件模型可用于計算器件及電路特性,對于GAA-TFET 器件及電路的實際應用極為關鍵.器件模型包括電流模型和電容模型,其中電流模型可用于計算電路穩態支路電流和節點電壓,而電容模型可用于計算電路瞬態特性,評估電路的速度轉換和頻率特性.目前,針對GAA-TFET 的電流模型已有報道[7-12],但是尚未見其電容模型的報道.由于缺乏GAA-TFET 電容模型,目前研究人員主要通過數值迭代的方法開展GAA-TFET 電路設計方面的研究.但是,數值迭代對于硬件計算平臺要求高,而且除了計算速度慢,耗時長外,還容易出現收斂性問題,僅能夠勉強用于只包含幾個器件的極小規模電路模塊,對于包含成百上千個器件的電路,數值迭代方法則無能為力,這也是目前關于GAA-TFET 電路研究方面報道很少的原因之一.

本文針對以上問題,從基本的器件物理出發,建立了GAA-TFET 的電容模型,且該模型不涉及任何數值迭代過程.相比于數值模型,該模型計算速度快,計算過程穩定,能夠加速GAA-TFET 器件及電路的相關研究.

2 模型推導

2.1 電勢模型

圖1(a)為一個n 型GAA-TFET 的三維結構示意圖,其中納米線的半徑R=7.5 nm,采用HfO2作為柵氧化層,介電常數εox=22,厚度為Tox=2 nm,柵金屬功函數為4.2 eV.圖1(b)是GAATFET 沿納米線直徑方向的剖面圖,本文主要關注器件核心物理機理的分析,在模型推導過程中,暫不考慮短溝道效應等二次非理想效應的影響,因此器件柵長設置相對較長,為Lg=50 nm[7].源區、溝道和漏區的摻雜濃度分別為NS=1 × 1020cm—3(P 型),NC=1 × 1015cm—3(N 型) 和ND=5 ×1019cm—3(N 型).器件剖面圖可劃分為3 個區域,分別為源耗盡區I 區、溝道耗盡區II 區以及溝道積累區III 區,其中I 區和II 區的寬度分別為LI和LII.

圖1(a) GAA-TFET 的三維結構示意圖;(b) GAA-TFET沿溝道方向的剖面示意圖;(c) GAA-TFET 垂直于溝道方向的剖面示意圖Fig.1.(a) Three-dimensional structure of GAA TFETs.Schematic cross section of an n-type GAA TFET (b) along the channel and (b) normal to the channel direction.

在柱狀坐標系下,I 區和II 區的二維泊松方程如下:

其中下標j=I,II;q為電子電荷;ψj(r,z)為二維電勢分布;εSi為溝道介電常數;Nj為摻雜濃度.通過拋物近似[13],沿納米線直徑方向的電勢可以寫為

式中φm,j(z)為r=0 處沿著溝道中心線方向的電勢分布;φm,j(z),p1,j(z)和p2,j(z) 是未知參量,可通過邊界條件求得.由于器件的對稱結構,可得沿直徑方向的電場在r=0 處等于0,由此可得

其中φS,j(z)為r=R處沿溝道方向的電勢分布,即表面電勢.

此外,在垂直氧化層與硅界面的方向上電位移矢量保持連續,為求解氧化層中靠近溝道界面處的電場,圖1(c)給出了垂直溝道方向的截面圖,對于任意半徑為r的閉環,假設電場為E(r),溝道電荷為Q,根據高斯定理,得2πrLgE(r)εox=Q.對于某一固定柵電壓,Q是1 個常數,因此對等式兩邊進行微分,可得

其通解為

其中F為常數.溝道表面電勢與柵電極之間的電勢差為

式中VFB為平帶電壓,VG為柵電壓.由(6)式求得F并代入(5)式可得

由此可以得到柵氧化層中溝道附近的電場為E(R)=(VG-VFB-φS(z))/tox,其中tox=Rln(1+Tox/R)相當于平面器件中的柵氧化層厚度.需要注意的是,在平面器件中,考慮柵氧化層邊界泄漏電場對I 區的影響,I 區可被等效為環繞了一層厚度為πtox/2 的氧化層[14].由此根據電位移矢量連續可得

其中對于I 區,tox,j=πtox/2,對于II 區,tox,j=tox.聯立求解(3)式和(8)式可得

把(2)式與(9)式代入(1)式,即可得到簡化的一維泊松方程:

(10)式的通解為

其中Aj和Bj為待求解系數.對于I 區,將(11)式在z=—LI附近展開并僅保留常數項與二次項,可以得到I 區的表面電勢為

其中C未知,可以通過邊界條件φS,I(-LI)=VBS求得,VBS=VS-Vtlog(NI/ni,I) 為中性源區電勢,VS為源電極電壓,Vt是熱電壓,ni,I是本征載流子濃度,求得C為

將(13)式代入(12)式求得I 區表面電勢分布為

對于II 區,II 區與III 區邊界面上的電場和電勢保持連續,然而需要注意的是III 區為積累區,在III 區中存在高濃度的電子,這些電子在很大程度上屏蔽了柵、漏電場的作用,因此III 區中的電場很小,為了簡化模型推導,假設III 區中電場為零,即可求得系數AII和BII:

式中φch是III 區表面電勢,將(15)式代入(11)式,求得II 區表面電勢分布為

對于III 區,其表面電勢φch可寫為[15]

其中F和φch,dep為

式中γ=(2εSiqNII)1/2/(εox/tox),δ=0.04 為平滑因子,φ=Vtln(Ninv/ni,II) 是屏蔽電勢,Ninv=2.5 ×1019cm—3是1 個從TCAD 仿真中提取出來的經驗參數.

至此未知量只剩I 區和II 區的寬度LI和LII.假設z=0 處,即I/II 界面處表面電勢為φS(0),由(14)式和(16)式可以得到LI和LII如下:

φS(0)是目前唯一的未知量,為了求解φS(0),可將LI和LII分別代入(14)式和(16)式,利用z=0處電勢連續,可以得到φS(0)滿足如下方程:

借助公式變換sinh(cosh-1H)=(H2-1)1/2,求解(21)式,可得φS(0)為

2.2 電容模型

在TFET 中,源區與溝道區之間的隧穿結本質上是個高勢壘的反偏結,勢壘兩側載流子很難通過熱發射相互流通,因此,可以假設源電荷QS主要為勢壘左側的源區耗盡區電荷,而漏電荷QD主要為勢壘右側的電荷,這樣器件源端電荷QS可以表示為

漏端電荷QD主要包括溝道中III 區中的可動載流子以及漏區邊緣電荷:

其中Emax=(VBD—φch)/λII,VBD=VD+Vt×log(ND/ni)為中性漏區電勢,VD為漏電極電壓.柵電荷QG、源電荷QS和漏電荷QD滿足電荷守恒關系:

將端電荷分別對相應的端電壓進行求導便可得到端電容,然而由于上述電勢的表達式十分復雜,難以推導出解析的導數表達式.采用差分的方式,求解端電容的表達式如下:

式中Cgg,Cgs和Cgd分別為柵電容、柵源電容和柵漏電容,ΔV為差分步長.

3 模型驗證

通過TCAD 二維數值仿真驗證所建立模型的準確性,為了能夠考慮非均勻電場對隧穿過程的影響,TCAD 仿真采用非局域帶帶隧穿模型計算載流子隧穿路徑和概率.此外,還考慮了摻雜相關的遷移率模型、高電場速度飽和模型以及Shockley-Read-Hall 復合等模型.

圖2 給出了所計算的表面電勢分布,模型計算結果與TCAD 結果符合一致,表明所建立的電勢模型的準確性.圖2(a)為VD=1.0 V 時不同VG下的電勢分布,可以看到,隨著VG的增大,溝道電勢逐漸升高,隧穿結附近電勢逐漸變得陡峭,意味著隧穿電場也在逐漸變大,因此隧穿概率和電流也會隨著VG增大而逐步增大.然而,當VG逐步增大到1.2 V 后,表面電勢的升高開始放緩,這是由于隨著電勢的升高,溝道中感應出了大量可動載流子,屏蔽了VG對表面電勢的影響.

圖2 表面電勢隨不同的 (a) VG 和(b) VD 的變化Fig.2.Variation of surface potential with different (a) VG and (b) VD.

雖然溝道中感應出的大量載流子弱化了VG對溝道電勢的控制效率,但是也減小了溝道電阻,使得漏電場很容易穿透進入溝道,甚至到達隧穿結附近,調控隧穿電場及隧穿電流,如圖2(b)所示.在VG=1.1 V 時,溝道電勢隨VG增大而增大,然而當VD增大到1.0 V 以后,溝道電勢幾乎不隨VD變化而變化,這是因為隨著VD的增大,溝道中大量載流子被吸引回到漏區,溝道逐步變為耗盡狀態,溝道電阻增大,漏電場無法穿透進入溝道,而是被阻擋在溝道與漏區界面附近,因此VD失去了對溝道電勢的調控能力,這時溝道電勢又回到受VG控制的狀態.

由以上分析可以發現,溝道電勢是受到VG和VD的交替調控的,當溝道處于耗盡狀態時,主要受到VG控制;當溝道處于積累狀態時,主要受到VD控制.

圖3 是各個端電荷隨偏置電壓的變化情況.可以看出,QG主要由QD組成,而QS的影響很小,幾乎可以忽略.此外,QG隨著VG的增大而增大,隨著VD增大而減小,這是因為柵電場的影響是把電子從漏區吸引到溝道中,傾向于使得溝道變為積累狀態,而漏電場的影響則是把溝道中的電子吸回到漏區,傾向于使溝道變為耗盡狀態,這與VG和VD對溝道電勢的交替調控作用是一致的.

圖3 端電荷隨不同的 (a) VG 和(b) VD 的變化Fig.3.Variation of terminal charges with different (a) VG and (b) VD.

圖3(a) 中的插圖給出了QS隨VG的變化情況.可以看出,QS隨著VG增大而增大,QS主要取決于源區耗盡寬度LI,隨著VG增大,隧穿結附近電勢升高,源耗盡寬度展寬,因此QS變大.然而,圖3(b)插圖中QS隨VD的變化情況與VG有所不同,隨著VD增大,QS先是逐漸增大,而后保持不變,這是由于溝道中載流子濃度較高時,溝道電阻較小,漏電場可以穿透溝道,到達隧穿結附近,調控隧穿結附近電勢及源耗盡寬度LI,但是隨著VD增大,溝道載流子濃度降低,電阻變大,漏電場失去了對隧穿結附近電勢的控制,因此LI和QS也不受VD調控.

模型計算的端電荷與TCAD 結果取得了較好的一致性,QS的計算誤差較大是因為在計算I 區內耗盡電荷時,簡單地把I 區看作一個圓柱體,也就是在圖1(b)中將I 區作為一個矩形處理,實際上φS(0)在整個源/溝道界面上是變化的,因此I區的耗盡寬度在r方向上并非常數,也就是圖1(b)中I 區的形狀并不是嚴格的矩形.矩形假設以及在I 區電勢推導中采用的泰勒級數展開所引入的誤差,最終導致QS計算偏差較大,但是所建立的模型從基本的器件物理出發,仍然能夠正確地解釋QS隨偏置電壓的變化趨勢和規律.

圖4 給出了模型和TCAD 所計算的電容特性.可以看出,模型所計算的電容與TCAD 結果取得了很好的一致性,能夠準確描述電容變化的基本規律.Cgg隨VG增大而增大,隨著VD增大而減小,與圖3 中端電荷的變化規律一致.此外,還能夠看到,柵電容Cgg主要由柵漏電容Cgd組成,柵源電容Cgs的貢獻幾乎可以忽略,這就導致GAA-TFET具有較大的米勒電容.在數字電路中,米勒電容效應將引起大的信號過沖以及延遲,不利于電路特性的提升,這一效應的影響可以通過采用異質柵結構進行緩解.

圖4 端電容隨不同的 (a) VG 和(b) VD 的變化Fig.4.Variation of terminal capacitances with different (a)VG and (b) VD.

另外,需要注意Si 材料禁帶寬度大,且屬于間接帶隙半導體,載流子隧穿需要額外聲子輔助,載流子隧穿概率和隧穿電流十分低,難以滿足器件實際應用需求[3].相比之下,InAs 材料禁帶寬度窄,屬于直接帶隙,利于提高載流子隧穿概率,提高TFET 器件特性[16].從以上分析可以看出,雖然本文主要研究了Si 基GAA-TFET 器件,但是模型推導并非針對某一特定材料,因此,本文所提出的模型具有一定程度的材料普適性,能夠適用于更適合TFET 設計的InAs 等III-V 族材料.圖5 給出了模型所計算的InAs GAA-TFET 器件表面電勢及端電容特性,可以看到模型能夠精準預測器件表面電勢變化,準確描述器件電容基本變化規律.

圖5 InAs 基GAA-TFET 器件(a)表面電勢和(b)端電容隨VG 的變化Fig.5.Variation of the (a) surface potential and (b) terminal capacitance with different VG for an InAs based GAA-TFET.

4 結論

本文從GAA-TFET 的基本器件物理出發,建立了其表面電勢和電容模型,所建立模型計算結果與TCAD 數值計算結果取得了很好的一致性,能夠準確描述GAA-TFET 中柵、漏電壓對表面電勢的交替調控原理以及端電容的變化規律,表明所建立模型的準確性.此外,所建立的模型不涉及任何數值迭代過程,相比于數值模型,該模型計算速度快,計算過程穩定,能夠用于GAA-TFET 器件及電路的相關研究.