非鉗位感性開關測試下雙溝槽4H-SiC 功率MOSFET 失效機理研究*

郭建飛 李浩 王梓名 鐘鳴浩 常帥軍 歐樹基 馬海倫 劉莉?

1) (西安電子科技大學廣州研究院，廣州 510555)

2) (西安電子科技大學微電子學院，寬禁帶半導體國家重點實驗室，西安 710071)

1 引言

SiC 材料因其禁帶寬度大、擊穿電場強度高、熱導率高以及電子飽和速度大等優勢而在極端條件下備受矚目.SiC 垂直功率MOS 器件因其本征氧化層為SiO2同時兼備高速、大功率的優勢而在光伏逆變器、電動汽車、電動飛機、不間斷電源、能源分配網絡等開關功率市場廣泛應用[1-3].通常功率器件是以大容量大功率且感性負載的形式而出現，在應用過程中如果電感沒有被正確鉗位，在MOSFET 關斷期間漏極電感會通過初級開關放電，承受UIS 應力的沖擊.因此確定UIS 測試下器件的雪崩電流和雪崩能量的限制，并確定合理的安全工作區對其在高速開關使用過程中非常重要.

目前關于 SiC 平面功率 MOSFET 承受單脈沖UIS 應力的魯棒性研究已經被廣泛報道.大多數研究認為平面功率MOSFET 的失效是因為漏極高壓情況下導致寄生BJT 導通或溝道導通使得器件內部結溫不斷升高，直至超過金屬熔點，從而導致器件出現明顯燒焦痕跡[4-7].雖然槽柵功率MOS 器件相比于平面功率MOS 器件顯著降低了導通電阻并減小元胞尺寸，同時柵源雙溝槽功率MOS 器件因避免了單溝槽功率MOS 器件溝槽底部電場集中而存在的長期可靠性問題.但是雙溝槽功率MOS 器件失效機理的研究卻很少[8，9].因此，對雙溝槽功率MOS 在單脈沖UIS 測試條件下的失效機理研究對器件可靠性的研究有十分重要的意義[10].

本文對1200 V 4H-SiC 雙溝槽 MOSFET 在動態雪崩應力作用下的失效機理進行了研究.采用單脈沖非鉗位感性開關測試方法，理論和實驗都證明了與平面垂直功率MOS 器件的雪崩失效不同，雙溝槽器件在單脈沖下的失效是因為柵氧化層溝槽底角發生了不可逆的損壞.實驗驗證結合物理失效位置顯微成像、單脈沖UIS 測試以及柵泄漏電流、柵源電阻的變化來驗證了柵源溝槽4H-SiC 功率MOS 器件的失效的確是因為柵溝槽底部氧化層的斷裂造成;同時理論通過TCAD 仿真估算了器件最大結溫和尋找雪崩狀態最大電場分布位置也證明了4H-SiC 雙溝槽 MOSFET 在單脈沖UIS 測試下的失效機理是柵極溝槽底角處的SiO2層會發生損壞.從而也達到了理論和實驗的很好的吻合.

2 UIS 開關測試

2.1 UIS 失效基本原理

UIS 為非鉗位感性開關測試.由于SiC 器件常被用于頻大功率快速開關電路中，而電路和系統中的雜散電感的存在不可避免，一旦瞬變電流在雜散電感上產生的感應電動勢所釋放的能量超過MOSFET 器件承受的極限，就有可能會導致器件失效進而使得整個電路乃至系統的癱瘓.因此弄清器件UIS 的失效機理將有利于提升器件的動態可靠性.業界通常通過非鉗位感性開關電路來衡量MOS 器件的UIS 可靠性[9，10].本文使用UIS 方法測量器件在單脈沖雪崩擊穿情況下的耐受能量值單脈沖雪崩能量(single-pulse avalanche energy，EAS)，并對SiC 雙溝槽功率MOSFET 器件在單脈沖UIS 作用下的失效機理進行討論分析.單脈沖UIS 測試電路的原理圖與實驗裝置如圖1(a)和(b)所示.VDD為大小為100 V 的直流電壓源，Lload為大小為3.3 mH 的電感，被充電至所需電流水平并儲存能量Eav;Rg為20 Ω 的柵電阻;Vgs是峰值電壓為15 V 的方形柵電壓脈沖.DUT(Device under Test)為待測試MOSFET 器件(本文采用Rohm 公司的SCT3080 KR 功率MOSFET 器件進行實驗分析，其擊穿電壓為1200 V，導通電阻為80 mΩ).UIS測試過程為:選擇上述給定參數的元器件按圖1(a)將實驗裝置連接，調整直流電壓源VDD為100 V，初始，DUT 保持柵極關斷，Vgs為低電平，此后設置1 μs 步長不斷增加柵極單脈沖開通時間直至器件失效，在DUT 開通過程中，由于電感的存在電流不能突變，根據電感元件的電流電壓關系式v(t)=可知流經DUT 的電流Ids線性增長到一定數值，此數值由電感充電決定，當柵極電壓Vgs變為低電平時，器件關斷.但是同樣由于電感的存在，DUT 關斷后回路中的電流無法瞬間降為0，而是線性減小，在回路電流不斷下降的過程中，DUT 柵極被迫關斷，溝道關斷，電感中的電流只能從器件漏端反向灌入，反向流經體二極管到達源端，DUT被迫進入反向雪崩擊穿狀態直至電流降為0 A.

圖1 4H-SiC 功率MOS UIS 應力產生電路圖 (a) UIS 測試電路原理圖;(b) UIS 實驗裝置圖Fig.1.UIS test circuit of 4H-SiC power MOSFET:(a) Schematic circuit of UIS test;(b) setup of UIS test bench.

圖2 給出了單脈沖UIS 測試Ipeak為15 A 的失效波形和Ipeak為14 A 失效前最后一次測試波形，失效前后所使用的脈沖電壓Vgs大小均為15 V，保證了每次測試MOSFET 器件開通時的導通內阻相同.其中藍線為失效前最后一次測試波形，紅線為失效測試波形，其漏源電流在失效測試中達到的最大穩定電流值Ipeak為15 A，并保存失效前測試波形中Ipeak為14 A 的數據.器件是否失效在于雪崩電流是否最終降為0 A，如果降為0 A 則器件未失效如劃線所示，如果未降為0 A 如紅線所示，最終電流穩定在3.5 A 左右則器件失效;同時，由于器件失效而無法承擔雪崩狀態的擊穿電壓，MOSFET 漏源電壓急劇下降為0 V.Vpeak為器件處于雪崩擊穿狀態所達到的最大源漏電壓脈沖，Ipeak是漏源電流在測試中達到的最大穩定電流值.

tav為器件處于雪崩狀態所持續的時間.Eav為SiC 功率MOSFET 單脈沖UIS 測試的極限能力衡量指標即最大雪崩擊穿耐受能量值，其計算方法如下:

從圖2 中藍線可以看出失效前峰值電流Ipeak達到14 A，峰值擊穿電壓Vpeak達到2116 V，雪崩狀態持續時間tav為20 μs，此波形下DUT 中耐受的能量值Eav為0.33 J.而紅線給出的失效時其峰值電流Ipeak達 到15 A，峰值擊 穿電壓Vpeak達 到2136 V，雪崩狀態持續時間tav為15 μs，此波形下DUT 中耐受的能量值Eav為0.37 J.同時給出了單脈沖UIS 測試的柵極驅動信號，柵極所加電壓為Vgs，器件導通時間為tp，在時間為0 時刻，柵極信號將為0 V，器件開始關斷并進入雪崩擊穿狀態.比較失效波形峰值擊穿電壓和失效前最后一次波形峰值擊穿電壓，可以發現失效波形峰值擊穿電壓略大于失效前波形峰值擊穿電壓，產生這一現象的原因在于失效波形承擔了更大的單脈沖雪崩擊穿能量，導致失效DUT 內部溫度變化較大，高于未失效DUT 內部溫度.而溫度升高導致遷移率降低，使得半導體器件達到滿足雪崩擊穿條件所需的能量更高，內部電場強度要求更高，漏源電壓更高，并最終導致失效波形峰值擊穿電壓略大于失效前波形峰值擊穿電壓.

圖2 單脈沖 UIS 測試失效前最后一次實驗波形 (劃線)(Lload=3.3 mH，tav=20 μs，Eav=0.33 J)與單脈沖 UIS測試失 效實驗波形(實線)(Lload=3.3 mH，tav=15 μs，Eav=0.37 J)Fig.2.Experimental waveforms before failure under single UIS test(solid waveform) (Lload=3.3 mH，tav=20 μs，Eav=0.33 J);experimental waveforms during failure under single UIS test (lineation waveform)(Lload=3.3 mH，tav=15 μs，Eav=0.37 J).

3 失效機理實驗和仿真分析

3.1 4H-SiC 雙溝槽MOS 器件失效分析

圖3 給出了4H-SiC 雙溝槽MOS 器件失效SEM 圖.圖3(a)是拆封后器件壓焊點SEM 圖，圖3(b)為經過UIS 測試失效后壓焊點的變化，從圖3 中可以明顯看出柵極氧化層發生了明顯的損壞，沒有發現明顯的電極燒焦痕跡，說明其與平面垂直功率MOS 器件的熱失效機理不同，是由于柵極氧化層底部發生斷裂引起的器件失效.

圖3 UIS 測試失效后拆封的雙溝槽4H-SiC MOSFET(1200 V/80 mΩ) 俯視圖 (a) 4H-SiC 功率MOS 器件壓焊點;(b) UIS 測試DUT 失效時SEM 圖Fig.3.Top view of the decapsulated DT 4H-SiC MOSFET(1200 V/80 mΩ):(a) Top view of the solder joint;(b) SEM photo of failured DUT UIS test.

圖4 給出了器件柵泄漏電流和閾值電壓隨Eav的變化，圖4(a)為器件柵泄漏電流隨Eav的變化，Eav分別為 0 J，0.20 J，0.24 J，0.28 J，0.33 J 和0.37 J，其中0 J 為未進行單脈沖UIS 測試計算得到的單脈沖雪崩擊穿能量，0.37 J 為單脈沖UIS 測試失效時計算得到的單脈沖雪崩擊穿能量，其余均為進行單脈沖UIS 測試但未失效時的Eav.測試條件為室溫25 ℃下柵源電壓為+22 V，漏源電壓為0 V;可以看出相比于未進行單脈沖UIS 測試DUT的柵泄漏電流，未失效DUT 的柵泄漏電流未發生較大變化，始終維持在0.1 μA 附近，但是失效DUT的柵泄露電流急劇增大達到了106 μA，在實驗結束后立即測試和經過一段時間后的再測試發現其柵泄露電流均為106 μA，未發生較大變化，并對柵源電阻進行測量發現其電阻為25 Ω，說明柵極氧化層發生了不可逆的永久損毀.

圖4(b)為器件閾值電壓隨Eav的變化，測試條件與SCT3080 KR 手冊中測試閾值電壓相同:室溫25 ℃下漏源電壓為10 V，從0 V 開始掃描柵源電壓至10 V，在所得轉移特性曲線中找到漏源電流為5 mA 對應的柵源電壓即為閾值電壓.從圖中可以看出失效DUT 與未失效DUT 的閾值電壓同未進行單脈沖UIS 測試DUT 的閾值電壓相比均未發生較大變化，如圖5 所示.所示雙溝槽4HSiC 功率MOSFET 橫截面，溝道區位于P-body一側距離P-body 與SiO2界面小于5 nm 范圍內，若此處氧化層發生斷裂勢必會對溝道反型產生顯著影響，導致閾值電壓發生較大變化，由此說明施加柵極電壓對溝道區發生反型未產生顯著影響，溝道區界面處的氧化層未發生損壞.

圖4 4H-SiC 功率MOS 器件柵泄漏電流和閾值電壓變化隨 Eav 變 化 (a) 4H-SiC 功 率MOS 器件柵 泄漏電流隨 Eav的變化;(b)閾值電壓隨 Eav 的變化Fig.4.Gate leakage and Vth of 4H-SiC power MOSFET vs.Eav :Gate leakage of 4H-SiC Power MOSFET vs.(b)Vth vs.Eav .

圖5 雙溝槽4H-SiC 功率MOSFET 橫截面Fig.5.Cross-section of DT 4H-SiC Power MOSFET.

3.2 基于 TCAD 仿真的雙溝槽 4H-SiC功率MOSFET 失效機理分析

為了實現對器件內部失效機理的進一步探究，得到失效器件的內部電場分布和溫度分布，使用TCAD 軟件對所研究器件進行數值仿真.圖5 給出了4H-SiC 雙溝槽垂直功率MOS 器件截面圖.器件寬度為4.6 μm，雙溝槽MOSFET 器件溝槽使用同一工藝步驟生成寬度和深度均為1 μm，源極和柵極之間寬度為1.3 μm，漂移區厚度為13 μm.柵極溝槽側邊氧化層厚度為50 nm，底部氧化層厚度為100 nm.N+源區和漏端N 襯底濃度均為1 ×1019cm—3，N-drift 濃度為7×1015cm—3，P-body 區摻雜濃度為1 × 1017cm—3，P-well 區摻雜濃度為1 ×1018cm—3，P+摻雜濃度為5 × 1018cm—3.所使用到的物理模型包括:Shockley-Read-Hall 復合、俄歇復合、不完全離化、濃度依賴遷移率、高電場速度飽和模型、表面散射模型、能帶變窄、各向異性材料特性和Hatakeyama 碰撞電離模型[11]進行電子/空穴連續性方程和泊松方程的耦合求解.SiC MOSFET 器件由于工藝缺陷使得其與硅MOSFET 器件相比存在一個較大的問題，SiC 與SiO2之間的界面態密度較大，在距離導帶底0.2 eV 的地方界面態密度通常可以達到1012cm—2·eV—1數量級，這些缺陷電荷的存在不僅對器件的閾值電壓造成不良影響，同時也導致器件的跨導降低.為了準確仿真器件的轉移特性和輸出特性，必須考慮到SiC/SiO2界面態分布，本文所使用的界面態電荷分布如圖6 所示(指數分布:;高斯分布N=N0exp.

圖6 界面態密度在禁帶中的分布Fig.6.SiC/SiO2 interface state density profile used in this simulation.

圖7 和圖8 給出了利用上述模型進行仿真得到的數據與實驗數據的對比，其中圖7 給出了室溫下仿真與實驗的轉移特性曲線對比，圖8 給出了室溫下實驗與仿真輸出特性的對比.實驗數據見文獻[12].從圖7 和圖8 可以看出仿真和實驗吻合的比較好，說明本文所建立的器件模型和物理模型是合理的.雪崩耐壓特性曲線仿真最終得到擊穿電壓為1975 V.

圖7 實驗與仿真轉移特性曲線對比Fig.7.Transfer characteristics of experiment results vs.simulation one.

圖8 實驗與仿真輸出特性曲線對比Fig.8.Output characteristics of experimental results vs.simulation ones.

建立與本文的單脈沖UIS 測試實驗電路結構(圖1(a))相同的TCAD 混合電路模型，各元器件參數均與本文實驗裝置圖1(b)所使用器件參數保持一致，所加柵極信號峰值和脈沖寬度以及直流電壓源電壓也同實驗保持一致.最終得到了一系列不同Eav條件下的單脈沖UIS 測試仿真波形.圖9 給出了雪崩失效前Iav=14A 時的實驗和仿真波形對比圖，散點圖為實驗波形，折線圖為仿真波形，紅線為電流波形，黑線為電壓波形.首先可以看出，仿真結果與實驗波形擬合程度非常好.僅在雪崩擊穿狀態下，仿真波形的雪崩擊穿電壓高于實驗波形，其原因與前述失效波形峰值擊穿電壓和失效前波形峰值擊穿電壓相比，失效波形峰值擊穿電壓較高相同，說明TCAD 仿真單脈沖UIS 測試時過高估算了器件的溫度升高，導致其雪崩擊穿電壓升高，但是觀察實驗與仿真波形的最大雪崩擊穿電壓，可以發現，二者達到最大雪崩擊穿電壓的時間基本一致，均在時間為15 μs 附近.由此說明，雖然TCAD 仿真對器件雪崩狀態中溫度升高現象的估算較大，但是對在雪崩擊穿過程中溫度的變化率的估算是準確的，其溫度特性仿真結果仍具有一定的參考意義.在單脈沖UIS 測試過程中器件內部溫度上升導致載流子遷移率降低使得雪崩電壓增大，更大的雪崩擊穿電壓將導致柵極承擔更高強度的電場，加劇了柵極氧化層的斷裂.因此，盡可能降低器件內部溫度的提升對器件可靠性提升也具有一定的意義.

圖9 雪崩失效前實驗和仿真波形對比(Iav=14 A)Fig.9.Comparison of before and after avalanche failure(Iav=14 A).

圖10 給出了隨Eav不斷增大的單脈沖UIS 仿真結果中估算的器件最大結溫

變化以及對應于圖9 中結溫最大值a點器件內部溫度分布圖.圖10(a)給出了DUT 最大結溫隨Eav變化結果，可以發現即使使用TCAD 軟件對單脈沖UIS 測試仿真的最大結溫估算偏高，其最大結溫依然低于金屬的933 K 熔點及其他材料更高的溫度限制條件.證明4H-SiC 雙溝槽MOS 器件在單脈沖UIS 測試下的失效原因并不是由于器件內部溫度過高導致電極金屬熔融.

圖10 DUT 最大結溫隨 Eav 變化和圖9(a)點處器件內部溫度分布圖 DUT 最大結溫隨 Eav 變化;(b)圖9 最大結溫a 點處器件內部溫度分布圖Fig.10.Maxium junction temperature vs.Eav and temperature distribution in DUT:(a) Maxium junction temperature;(b) lattice temperature distributionvs.Eav of a point in Fig.9.

圖11 給出了單脈沖UIS 測試仿真過程中從時間為0 時刻器件漏源電壓升高至2000 V 過程中，漏源電壓分別為600 V，800 V，1200 V，1700 V 和2000 V 下的器件內部電場分布數據.圖11(a)為漏源電壓為1700 V 時的器件內部電場分布圖，圖中標注A 點和B 點分別為氧化層和4H-SiC 出現最大電場強度的位置，圖11(b)給出了A1-A2 和B1-B2 方向電場分布圖.可以看出在漏源電壓小于1200 V 時，器件內部最大電場強度發生在B 點處，當漏源電壓高于1200 V 后，器件內部最大電場強度發生在A 處，說明雙溝槽器件結構通過在源極也設置溝槽結構，將原本在柵電極下A1-A2方向的峰值電場向源極溝槽下B1-B2 轉移，有效緩和了柵極溝槽底部的電場集中問題，提高了器件的可靠性.本文所給出的電場分布發生改變的臨界源漏電壓值1200 V 是仿真結果發現的約值，具體應該是在1200 V 左右，此值應該是開始發生雪崩擊穿的開始.而在高于1200 V 以后，柵拐角處的電場由柵氧化層厚度以及此處電勢決定，而不變的氧化層厚度則導致了此處電場將會高于源拐角處的電場，從而在1200 V 之后雙溝槽器件中源溝槽也失去了保護柵溝槽底部的意義，而50—100 nm厚度的氧化層不能忍受此處的電場強度而導致柵溝槽底部拐角處失效.

圖11 器件擊穿條件下內部電場分布 (a)內部電場分布(Vds=1743 V);(b)沿A1-A2 和B1-B2 方向電場分布Fig.11.Electrical field distribution in DUT:(a) Electrical field distribution in DUT(Vds=1743 V);(b) electrical field along A1-A2 and B1-B2.

4 結論

本文對1200 V/80 mΩ 4H-SiC 雙溝槽功率MOSFET 在UIS 工作模式下的雪崩耐用性進行了評估.證明了4H-SiC 雙溝槽功率MOSFET 在單脈沖UIS 測試下的失效機制是柵極溝槽底角處氧化層斷裂，這與平面功率MOSFET 的失效特性有很大不同.通過對失效的MOSFET 器件測量柵源電阻與柵泄漏電流以及閾值電壓的變化，說明閾值電壓未發生變化，并且溝道以及溝道上方的氧化層未損傷，但是柵泄漏電流的突然增大，則表示應該是柵溝槽拐角處發生失效.并使用TCAD 軟件進行數值仿真計算，估算器件失效最大結溫低于電極金屬熔點，排除了熱失效造成器件損壞;分析器件擊穿過程電場分布圖發現柵極溝槽底角處電場強度最大，超過了二氧化層的臨界擊穿場強，進一步說明了柵極溝槽底拐角處氧化層斷裂是4H-SiC 雙溝槽功率MOSFET 在單脈沖UIS 測試下的失效機制.