高速PCB信號完整性分析與設計的實驗項目開發

楊 柳， 潘英茂， 馬學條

（杭州電子科技大學國家級電工電子實驗教學示范中心，杭州 310018）

0 引 言

高速信號［1］是頻率超過100 MHz，或上升沿少于1 ns的信號。當前，印制電路板（Printed Circuit Board，PCB）信號傳輸速率已進入高速階段，電路工作頻率達到幾百兆赫茲甚至更高。隨著頻率上升，信號經過互連線會顯現出傳輸線效應，影響信號質量，破壞信號波形［2］，使接收到的信號失真。

信號完整性廣義上指在高速電子產品中由互連線引起的所有問題。國內外研究者對信號完整性問題進行了諸多探索。文獻［3］中給出了高速數模混合PCB的設計方法和流程；文獻［4］中綜合了電源與信號完整性分析，討論和仿真同步開關噪聲；文獻［5-10］中對高速差分傳輸線仿真模型建立、參數設計、信號完整性分析及應用等方面進行了研究；文獻［11-12］中對高速PCB中差分過孔進行仿真分析，并做了優化；文獻［13-14］中對高速互連部分的信號完整性進行了分析；文獻［15］中利用Cadence軟件繪制高速數據傳輸系統原理圖及PCB圖，仿真解決串擾、反射、電源完整性等問題；文獻［16］中從理論及計算角度給出了信號反射現象形成的原因；文獻［17］中提出新的高速信號傳輸線結構即電容分段傳輸線路；文獻［18］中提出了基于ANSYS軟件和IBIS 5.0模型的第4代雙倍速率同步動態隨機存儲器（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，DDR4 SDRAM）信號完整性仿真方法。

上述研究顯示，高速PCB設計中的信號完整性問題已得到廣泛關注，信號傳輸的完整與否直接影響電子產品的性能。為使學生實驗技能達到課程要求，同時提高綜合設計能力，更好地適應技術發展與社會需求，開發了高速PCB信號完整性分析與設計實驗項目。該項目是在傳統PCB設計方法的基礎上，結合信號完整性理論，建立模型運用SIwave、Design和HFSS工具進行仿真，總結出新型PCB設計方法，完成電子產品的設計、開發，實現縮短電子產品研發周期，優化產品性能，降低成本等目的。

1 信號完整性問題

1.1 信號完整性問題產生的原因

信號完整性問題產生的原因主要歸結為：

（1）工作頻率提高導致信號上升時間變短；

（2）不斷降低的工作電壓導致噪聲容限變小；

（3）密度越來越大的PCB布局，使寄生效應增強，串擾加大；

（4）信號源噪聲帶來的信號高低電平閾值范圍縮小，導致邏輯電平的傳輸錯誤。

解決信號完整性問題就是要保證信號傳輸波形和信號時序的完整。在PCB設計的過程中，把器件之間互連線的設計和阻抗聯系起來，從根本上對信號完整性問題進行量化分析，可以消除許多潛在的信號完整性問題。

1.2 傳輸線建模

隨著時鐘信號頻率的升高，PCB的連接線必須認為是帶有電阻、電容、電感的傳輸線。信號頻率越高，電流越趨于在導體表面流動，即趨膚效應。當時鐘頻率大于100 MHz或上升時間小于1 ns且互連線長度大于25.4 mm時，即出現傳輸線效應。分析時把傳輸線建模為RLGC集總模型，如圖1所示。

用特性阻抗Z0和傳輸延時Td描述傳輸線特性。圖1中傳輸線模型的特性阻抗

圖1 傳輸線RLCG模型

式中：R0為單位長度電阻；L0為單位長度電感；G0為單位長度電導；C0為單位長度電容；ω為角頻率。

當頻率高于10 MHz時：jωL0遠大于R0；jωC0遠大于G0。傳輸線近似為無耗線，則

此時信號傳播速度為

傳輸延時為傳輸線的長度與傳播速度之比

1.3 反 射

信號的反射與互連線的特性阻抗密切相關，反射形成的直接原因是互連線中阻抗發生了突變，即阻抗不匹配。

用反射系數表示反射程度

式中：Z1為阻抗突變前的區域特性阻抗；Z2為阻抗突變后的區域特性阻抗。Г越接近零，表明反射幅度越小。

用傳輸系數T表示信號傳輸質量

T越接近1，信號質量越好，衰減程度越低。

反射現象極大地影響信號傳輸質量，常采用端接方式使阻抗匹配以減小反射。

1.4 串 擾

當傳輸線的線距較近時，激勵線在靜態線［16］上引起的噪聲即為串擾。PCB上的串擾由耦合產生的互容、互感引起，容性耦合引起的電流分別向近端和遠端流動，感性耦合引起的電流從遠端流向近端。耦合的長度和信號線間的距離都會影響線與線之間信號的耦合，這也是改善串擾的兩個方向。兩種串擾表現不同，遠端串擾是一個積累后瞬間爆發的過程，時間短、幅度大；近端串擾則是一個連續影響的過程，持續而幅值小。為研究串擾對PCB設計的影響，建立了微帶線和帶狀線模型。微帶線特性阻抗

式中：εr為PCB相對介電常數；w為導線線寬；h為介質厚度；t為導線中銅箔的厚度。

帶狀線特性阻抗

2 新型PCB設計方法

傳統PCB設計辦法周期長、成本高、依賴設計者的經驗，流程越走，手段越少，時間越長。

新型PCB設計方法是在傳統PCB設計辦法的基礎上，在布局布線前進行仿真，分析仿真結果后，結合設計要求總結出約束規則，在規則指導下進行布局布線，提前規避錯誤。新型PCB設計方法如圖2所示。

圖2 新型PCB設計方法

新方法相比傳統方法，提前規避了一些錯誤，使得出樣板后調試時間大為減少且提高了一版成功率。

3 高速高頻系統設計與仿真實例

3.1 U盤系統設計

高速高頻U盤的設計要求是滿足USB3.1協議，具有Type-A和Type-C接口。設計框圖如圖3所示。

圖3 U盤的設計框圖

設計主要為3部分：

（1）電源部分用兩個DC／DC8079AAC芯片將5 V轉換成3.3 V和1.8 V，其他電壓值由芯片自供；

（2）主控部分包含INIC3861S主控芯片及與它相關聯的元器件和模塊，如Type-C、Type-A、串行閃存等；

（3）存儲控制部分由兩顆紫光UNMEN05GC1C31AS 32G嵌入式多媒體卡（Embedded Multi Media Card，eMMC）構成。

3.2 U盤結構設計

U盤外觀設計為53 mm×26 mm的長方形，板材使用環氧玻璃布層壓板（FR4），銅箔厚度為360 μm，介質厚度254 μm。

3.3 U盤疊層設計

考慮到走線復雜度及電源分割難度，設置6層結構。L1～L6依次為top-gnd-s2-gnd-power-bottom，其中L3用于放置關鍵信號線，大部分走線在L1和L6表層完成。在線寬、間距同為152 μm時，用SI9000計算得出表層阻抗約為85 Ω，內層阻抗約為90 Ω。

3.4 前仿真

涉及到高速的兩部分：

（1）從Type-A和Type-C到主控芯片的差分信號傳輸線共8對，因兼容兩種接口，所以差分線的長度較長、橫跨區域很大，幾乎是從板的一邊到另一邊；

（2）主控與兩顆eMMC進行數據交換的16根數據線。

前仿真主要針對以上兩部分，其余低速信號線用經驗法則布局布線即可，只須仿真得出最長布線長度、合適的線寬和線距。根據器件設定，設計的最高工作頻率為5 GHz。

3.4.1 反射仿真測試

對線寬進行約束，計算不同線寬時的特征阻抗，阻抗越小越好，但也需考慮PCB尺寸大小，兩者之間進行妥協。結果見表1。

表1 不同線寬的特性阻抗

選擇152.4 μm線寬，針對不同走線長度用HFSS和Designer做反射仿真測試，限制走線長度范圍。圖4是反射仿真模型，電源設為5 V，上升時間0.4 ns，脈寬5 ns，傳輸線特性阻抗設置為70 Ω。仿真傳輸線長度為2.54～25.4 mm的反射情況，步長2.54 mm，結果如圖5所示。

圖4 反射仿真模型

圖5 反射仿真波形

由圖5可見，特性阻抗70 Ω情況下，反射幅度隨走線長度的增長而提高，走線長度短于7.62 mm時，反射幅度在5%以下，非常理想；走線長度在7.62～15.24 mm之間時，反射幅度在5%～10%之間；當走線長度超過15.24 mm之后，反射幅度將會超過10%。

為消除反射的影響，采用串聯端接法，如圖6所示。仿真模型如圖7所示，依據匹配原則設置端接電阻為53 Ω。仿真結果如圖8、9所示，兩張圖是同一張仿真圖的不同位置。

圖6 串聯端接方式

圖7 串聯端接模型

由圖8可見，端接電阻的加入明顯抑制了反射影響。經端接匹配后，反射幅度非常小。不同走線長度會影響傳輸時延，如圖9所示，隨著走線長度增加，開始跳變時間右移，傳輸時延增加。

圖8 串聯端接仿真波形1

圖9 串聯端接仿真波形2

3.4.2 串擾仿真測試

（1）微帶線。設置好線寬并限制線長，再用微帶線串擾仿真對線距進行約束，就能制定基本的約束規則。圖10為微帶線串擾仿真模型，耦合長度12.7 mm，線寬152.4 μm，電源5 V，上升時間0.04 ns，脈寬1 ns，間距為25.4～254 μm，步長25.4 μm。

圖10 微帶線串擾仿真模型

由圖11、12可知，無論是近端串擾還是遠端串擾，其幅度都隨著線間距的增大而減小。當線間距大于等于101.6 μm時，串擾的幅度會小于5%。

圖11 微帶線近端串擾仿真波形

圖12 微帶線遠端串擾仿真波形

（2）帶狀線。在Designer中選出帶狀線模型進行仿真。為保證結果的準確，設置參數時，將耦合長度和特性阻抗設置為與微帶線仿真時相同數值，電源5 V，如圖13所示。

圖13 帶狀線串擾仿真模型圖

由圖14可見，線距為25.4 μm帶狀線遠端串擾值在20 mV以下，相比于微帶線，遠端串擾可以忽略不計；近端串擾如圖15所示，比微帶線更少，只有微帶線的1／6左右。由此表明，帶狀線更適合用于重要的信號線。

圖14 帶狀線遠端串擾仿真波形

圖15 帶狀線近端串擾仿真波形

3.4.3 拐角走線反射仿真分析

在PCB走線中，隨著元器件數量和走線難度增加，拐角必然存在，拐角不同對信號產生的影響也不同。運用HFSS分別對5種不同拐角的走線進行建模，參數為參考層銅箔厚度35.56 μm、線寬152.4 μm、線距152.4 μm、厚度35.56 μm、介質厚度254 μm、材料FR4，外加空氣腔體。5種拐角分別是直角、斜切、45°角、兩個45°角和圓角，如圖16所示。

圖16 5種拐角方式

通過建模對不同頻率的情況求解散射參數，表2為10 GHz時的散射參數。

表2 10 GHz時的散射參數求解

表2中，S21為正向傳輸系數，表示信號傳輸到另一端的質量，絕對值越小傳輸質量越好；S11為輸入反射系數，表示發射端接收到的回波，絕對值越大說明反射越小。由求解數據看出，直角走線時S21絕對值最大，S11絕對值最小，有嚴重的反射情況；45°角走線是最理想的走線方式。另外在設置空氣腔體時，不能太大，否則會增加計算量。

3.4.4 過孔參數設計

PCB的復雜度和集成度越來越高，這也意味著層數、走線難度增加，不同的過孔設計會對信號產生影響。通過設置過孔參數如焊盤大小、直徑大小、長度、有無單端線（stub）、有無非功能性焊盤（non-functional pads，nfp），進行仿真對比分析。其中，stub一般指線頭或歪線，nfp指過孔上沒有與金屬層相連的焊盤。

（1）過孔長度與有無stub。在SIwave軟件中分別設置1～3 nostub、1～3 nfp、1～6 nfp 3種類型的過孔，比較1～3 nostub和1～3 nfp可以驗證有無stub，比較1～3 nfp和1～6 nfp可以驗證過孔長度。

如圖17所示為過孔長度和有無stub仿真結果，由上至下，分別是1～3 nostub、1～6 nfp、1～3 nfp從一端口到另一端口的傳輸信號S參數波形。由圖可見，如沒有stub，過孔長度的增加會使線路中傳輸信號衰減，且隨著頻率越高，這種差距會拉大；而同樣從第1層到第3層，無論什么頻率，有stub存在都會明顯出現更大的衰減。綜上2項，在PCB設計中要盡量選薄的介質材料以減小過孔的長度，或在技術允許的條件下采用背鉆方式在中間層走線效果更佳。

圖17 傳輸系數

（2）不同過孔直徑。在SIwave中分別設置過孔直徑101.6、203.2和406.4 μm 3種過孔。通過對比不同孔直徑的傳輸系數，得到孔直徑對信號傳輸的影響關系。

如圖18所示為不同的過孔直徑仿真結果，波形由上到下分別是孔直徑101.6、203.2和406.4 μm。由圖可知，過孔直徑越大信號衰減越大。限制過孔大小的因素有：1是工藝，要求板厚孔徑比要小于5～8，否則將無法鉆孔；2是載流能力，過小的孔直徑無法提供足夠的載流能力。比較常見的過孔直徑設置有203.2和406.4 μm，并且對于203.2 μm以下的過孔，一般采用激光打孔方式，203.2 μm以上用機械打孔方式。

圖18 不同過孔直徑仿真結果

（3）不同焊盤尺寸。在SIwave中分別設置孔焊盤尺寸為127、254和508 μm 3種過孔。通過對比傳輸系數，得到焊盤大小對信號傳輸的影響關系。

如圖19所示為不同焊盤大小過孔仿真結果，波形從上到下分別是焊盤大小為127、254和508 μm的過孔。平行板電容器的電容值隨著板面積增大而增大，該波形顯示信號隨著焊盤變大而衰減得更大，可用電容理論來解釋這一現象，焊盤越大則過孔的寄生電容越大，其信號衰減越大。孔焊盤的設計不能太大，滿足載流和連線要求即可。

圖19 不同焊盤大小過孔仿真結果

（4）反焊盤大小。在SIwave中分別設置反焊盤尺寸127、254和508 μm 3種過孔。對比傳輸系數，得到反焊盤大小對信號傳輸的影響關系。

如圖20所示為不同反焊盤大小過孔仿真結果，波形從上到下分別是反焊盤尺寸大小508、254和127 μm。由圖可見，反焊盤尺寸越大寄生越小，衰減越少，因此反焊盤的設計要盡量追求大一點，同時考慮反焊盤的存在會破壞參考平面，也不能無限擴大反焊盤尺寸，需要找到平衡點，甚至更多的時候要犧牲反焊盤效應，確保平面完整保證信號質量。

圖20 不同反焊盤大小過孔仿真波形

（5）有無nfp。在SIwave中分別設置有無nfp 2個模型進行仿真，結果如圖21所示。圖中，上面是無nfp的波形，下面是有nfp的波形。結果顯示無nfp的信號傳輸能力更好。

圖21 有無nfp仿真結果

綜上，在設計過孔參數時要盡量使用大反焊盤、小焊盤、短stub、短過孔長度及合適的過孔直徑。

3.5 布局布線

利用PADSVX1.2軟件，設定設計規則，主要是線寬線距。布線與布局同時開始，布局充分考慮布線可能出現的情況并做出預案，重要的互連線比如差分線，在主要器件布局后就先行布線，其他元器件布局時就可避開，可為差分線留出更好的環境。

3.6 后仿真驗證

布線完成后對PCB覆銅，再進行設計規則檢查（Design Rule Check，DRC）驗證，連接無錯，安全距離無錯，PCB設計即完成。最后，對樣板進行性能及可靠性測試。

用IOmeter對輸入、輸出端口（Input／Output，I／O）的讀寫速度進行測試，分為Type-C和Type-A 2次測試，如圖22、23所示。

圖22 Type-C讀寫速度測試

圖23 Type-A讀寫速度測試

由圖22、23可知，Type-C接口讀、寫速度可達到150 MB／s，Type-A接口讀、寫速度可達到130 MB／s。

利用BurnInTest進行可靠性測試，測試內容是讀、寫的正確率。結果如圖24所示。

圖24 BurnInTest可靠性測試結果

測試結果顯示無錯誤，正確率達到預期。

4 結 語

課程依托成果導向（Outcome based education，OBE）教育理念，以學生為中心，以成果為導向，培養學生解決復雜工程問題的能力。課程引入高速PCB信號完整性分析與設計項目，為學生充分理解“信號完整性”對產品性能的影響提供了直觀、科學的分析方法，對培養學生科學工程思維和工匠精神起到積極作用。該實驗項目取得了良好的教學效果：

（1）以U盤設計為載體，增強課程趣味性、培養學生的自主學習積極性，提高學生的實操實踐能力和團隊協作精神。

（2）從傳統PCB向新型設計方法轉變，運用仿真工具，培養學生的創新意識和求真務實的精神。

（3）融合多學科的知識與技能，拓展學科視野，讓學生從簡單的“我會”向“我能”轉變，增強學生的學科素養和綜合實踐能力。