含失調補償的高速靈敏放大器的設計

肖世周，賈一平，楊海鋼，，秋小強

（1.中國科學院空天信息創新研究院，北京 100190；2.中國科學院大學電子電氣與通信工程學院，北京 100049；3.山東芯慧微電子科技有限公司，山東 濟南 250001）

靜態隨機存儲器（Static Random Access Memory，SRAM）被用于數據的高速緩存。靈敏放大器（Sense Amplifier，SA）作為SRAM 讀出電路的核心，通過檢測位線（Bit Line，BL）上的微小壓差，將其轉換為全擺幅信號，實現數據的快速讀出[1]。根據端口數量的差異，SA 分為差分型、單端型；根據放大原理的不同，差分SA 又分為電壓型、電流型及電荷型[2]。鎖存器型SA 作為一種輸入輸出節點共用的差分電路，和單端SA 相比，結構更簡單；比電流鏡型SA 速度更快；和交叉耦合型SA 相比，避免了短路功耗；比Strong ARM 鎖存型SA 電壓余量更大[3]。但制造芯片時的環境偏差會引起晶粒、晶圓間的差異，且特征尺寸越小，晶體管溝道長和寬的偏差比會逐漸增大，使SA 檢測到的壓差來源于失調電壓VOS，導致讀出錯誤。

1 靈敏放大器失調分析

1.1 失調電壓的來源推導

靈敏放大器中幾毫伏的失調，可能會導致SRAM中數據讀出時出現邏輯錯誤。故SA 電路設計時，需要充分考慮失調的來源、影響及補償方式。

晶體管飽和區的漏電流公式[4]如下：

其中，W、L、VGS、VDS是與電路設計相關的參數，μn、COX、VTH、λ是與制造工藝相關的參數。

傳統鎖存器型靈敏放大器如圖1 所示。

圖1 傳統鎖存器型靈敏放大器

在推導SA 失調與上述參數的關系之前，參考線性電流近似模型[1,5-6]，做以下近似：

1）V1(0)＞VS1且V2(0)＞VS2，即兩根位線需要先放電再檢測壓差，其中，V1(0) 是BL 端的初始電壓，V2(0)是BLN 端的初始電壓，VS1、VS2為V1、V2節點的翻轉電平。

2）失調主要來源于N管，且N1 管的閾值電壓VTH1小于N2 管的閾值電壓VTH2。

3）節點放電時，電流與時間簡化為一階線性關系。

4）忽略溝道長度調制效應，即λ=0。

5）初始時刻，兩個BL 節點實際電壓與翻轉電壓差值近似相等。

首先，靈敏放大器在[0,t)時間內的節點電壓變化量如下：

根據積分中值定理[7]，存在一個ξ值，有：

t時刻放電結束后，有：

對式（4）、（5）化簡，并代入式（1），有：

對式（7）、（8）做商且開二次方根，有：

化簡后，得：

所以，在上述近似下，VTH是影響靈敏放大器失調的最重要因素。

1.2 失調電壓的分析

失調電壓分布符合高斯分布[8-9]：

若失調電壓均值μ為0，則有：

根據Pelgrom 定律[10]，δ（標準差）和晶體管尺寸的關系符合式（13）：

其中，比例常數AVT和工藝有關[10-12]，與氧化層厚度tOX成正比，與襯底的摻雜濃度NB的四次方根成正比，如式（14）：

該次設計采用UMC 65 nm CMOS 工藝，NMOS 的AVT約為3 mV·μm[4,12]，對于一個0.06×0.6 μm2的晶體管來說，δ約為15.81 mV，3δ約為47.43 mV。

忽略3δ范圍外的偏差，有：

僅考慮NMOS 閾值失調，SA 需要等到位線壓差大于94.86 mV時，才能保證準確讀出SRAM 中的數據。另外，由于N 阱襯底的摻雜濃度較高[13]，若不忽略來自PMOS 的失調，SA 的靈敏度會進一步下降，降低數據讀出速度，故減少失調電壓是新型SA 的一個重要研究方向。

1.3 失調電壓的補償

目前，有多種方案來設計低失調的靈敏放大器，如下：采用成比例增加晶體管的寬度和長度的方式來降低δ的值，但版圖面積犧牲較大，且輸出電容增加[14]；使用熱載流子注入校準手段可調節晶體管的閾值電壓，但測試成本和不穩定性偏高，可能出現電學特性退化的現象[14-15]；基于BIST 原理，內建多組相同尺寸的靈敏放大器，每次僅有一組工作，導致占用較大面積，而且控制電路較為復雜[16]；利用襯偏調制效應，通過調節襯底電壓來減小閾值失配，但提高了電路對襯偏電壓的精度要求[16-17]；文獻[1]提出的自反饋電流校準技術，通過調節SA 兩個輸出端口的放電電流來降低失調電壓，但由于失調補償支路的電壓余量較小，導致位線上的低電平無法降到零電位，嚴重時影響電路功能。

2 新型靈敏放大器的設計

該文基于鎖存器型靈敏放大器，在電流反饋失調校準原理的指導下，提出了一種新型的靈敏放大器。電路分為失調檢測和靈敏放大兩部分，失調檢測電路如圖2所示，核心靈敏放大電路如圖3所示。

圖2 失調檢測電路

圖3 核心靈敏放大電路

失調檢測電路包含預充和失調補償兩個工作階段：對Off_1 和Off_2 節點預充結束后，傳輸管打開，DIO、DION 信號傳入該電路。如圖3 所示，由于Sect.1 失調電壓的存在，DIO 和DION 間的微小壓差經過Sect.0 放大至全擺幅信號，之后反饋回如圖3 所示的電路中，補償結束，關斷傳輸管。每個靈敏放大器只需要進行一次補償操作，然后補償信號Off_1、Off_2 被鎖存。

核心靈敏放大電路同樣包含預充電和放大兩個工作階段：對SA 的內部節點預充后，打開傳輸管，SRAM中的信號經BL、BLN傳至Sect.1，使能信號EN_SA置為高電平，靈敏放大器開始工作。補償信號（Off_1、Off_2）、BL’、BLN’提供四條電流支路：當差分輸入端任一側的電平被拉低時，該支路關斷，另一支路保持為高電平。

在位線上增加一級多路選擇器（MUX），數據讀出時選擇帶有BUFFER 的支路，使BL’、BLN’被拉低至晶體管閾值時，加快其降為干凈的零電位；且隔離位線上寄生電容的影響。在DIO 和DION 節點處增加兩個二極管接法的PMOS管，當DIO 或DION 上的電壓降至PMOS 的閾值時，PMOS 作為開關能將節點電壓迅速拉低至零電位。

由于改進后的電路相較于鎖存器型靈敏放大器，在電源和地之間增加了一級NMOS，以供補償選擇，減小了電壓余量，故在進行參數設計時，為減少σ值，Sect.1 電路保持尺寸不變，Sect.2 電路尺寸變為原來的3 倍。

3 電路仿真與驗證

電路仿真主要分為四個階段：失調檢測階段的預充及補償、靈敏放大階段的預充及放大。該SA 電路在UMC 65 nm CMOS 工藝下，進行前后仿工作，并與鎖存器型SA進行比較。電路的時序圖如圖4所示。

圖4 仿真時序圖

3.1 延時仿真

數據讀出時的延時主要包括兩部分：位線壓差達到SA 靈敏度的延時，以及SA 對位線壓差進行放大的延時。無失調補償時，SA 的靈敏度為110 mV，和前面的推導結果基本吻合；在失調補償后，SA的靈敏度為50 mV。表1、表2 顯示了TT corner、25 ℃、1.0 V 供電電壓下，失調補償前后的SA 進行數據讀出的延時情況，TBL為位線電平降到靈敏度電壓的延時，TSA為靈敏放大器的延時，TTOTAL為總延時。

表1 失調補償前延時對比情況

表2 失調補償后延時對比情況

3.2 失調仿真

預充結束后，對SA 內部DIO、DION 節點壓差進行1 000 次Monte Carlo 分析。失調仿真結果表明，補償后的節點壓差均值相對于0 V 偏離比補償前更小。

表3 所示為失調補償前后位線壓差及壓差分布的δ對比情況。

表3 失調補償前后位線壓差對比

失調補償前ΔVDIFF的理論值為94.86 mV，可以看到，仿真測量值為81.547 8 mV，靈敏度為110 mV，仿真測量值和靈敏度近似。改進后SA 的仿真測量壓差為41.938 3 mV，靈敏度為50 mV，兩者基本一致。

版圖后仿結果表明，δ較前者減少了≈48.57%，仿真測量結果符合預期目標。

3.3 PVT仿真

圖5、圖6 所示分別為靈敏放大器補償前后延時和功耗延時積（Power-Delay Product，PDP）受PVT 影響的關系圖。仿真結果表明，失調補償前后SA 的延時和功耗延時積基本保持穩定，隨著溫度的上升，兩者均有少量的上升；隨著供電電壓的上升，延時下降，延時功耗積上升。

圖5 失調補償前PVT仿真結果

圖6 失調補償后PVT仿真結果

表4 所示為改進后的SA 與其他文獻中結構的參數對比，可以看出，該設計的SA 通過改善σ，降低了延時，達到了設計目標。

表4 不同結構的參數對比

4 結論

該文通過調研不同類別的SRAM 和靈敏放大器，分析了影響靈敏放大器性能的因素，通過推導和分析失調電壓來源，提出了一種針對鎖存器型SA 的改進電路，利用電路中的冗余結構，給SA 增加了兩條電流校準支路，位線上增加了一級MUX。在1.0 V工作電壓、25 ℃、TT Corner下，SA 的靈敏度為50 mV，數據讀出延時為139.4 ps，PDP 為2.006×10-24J·s。仿真結果表明，靈敏放大器的靈敏度、數據讀出速度、可靠性相較于補償前的結構，均得到了提升。