基于AHB總線的單極性倍頻SPWM發生器IP核設計

收稿日期：2023-04-14

DOI：10.19850/j.cnki.2096-4706.2023.21.013

摘" 要：針對電力電子領域對正弦脈沖寬度調制波形的需求，基于西安智多晶微電子生產的SA5Z系列國產FPGA平臺，提出一種由Cortex-M3內核通過AHB總線控制的單極性倍頻SPWM調制IP核，其內部具有三角波發生器與正弦波發生器，通過數字化自然采樣法比較基波與載波生成的SPWM波形，并在波形中插入死區后生成互補波形輸出。通過ModelSim軟件仿真了IP核內部運行狀況，采用示波器觀測了實際輸出信號。分析、測試表明該IP核效果良好，可以通過配置相關寄存器靈活地輸出帶有死區、互補輸出的單極性倍頻SPWM波形，體現出FPGA在電源控制領域的優勢。

關鍵詞：單極性倍頻SPWM；國產FPGA；AHB總線

中圖分類號：TN79+1" " 文獻標識碼：A" " 文章編號：2096-4706（2023）21-0054-05

Design of IP Core for Unipolar Double-frequency SPWM Generator Based on AHB Bus

RUI Tianzhe， ZENG Qingli， HE Zhongtian

（School of Communication and Electronic Engineering， Jishou University， Jishou" 416000， China）

Abstract： To meet the demand for sinusoidal pulse width modulation waveform in the field of power electronics， based on the SA5Z series domestic FPGA platform produced by XIAN Intelligence Silicon Technology， a unipolar double-frequency SPWM modulation IP core controlled by Cortex-M3 core through AHB bus is proposed. The proposed IP core has triangle wave generator and a sine wave generator. Compare the SPWM waveforms generated by the fundamental wave and carrier wave using digital natural sampling method， and insert a dead band into the waveform to generate complementary waveform output. The internal operation of the IP core is simulated by ModelSim software， and the actual output signal is observed by oscilloscopes. Analysis and testing have shown that the IP core performs well and can flexibly output unipolar double- frequency SPWM waveforms with dead band and complementary outputs by configuring relevant registers， reflecting the advantages of FPGA in the field of power control.

Keywords： unipolar double-frequency SPWM; domestic FPGA; AHB bus

0" 引" 言

作為電源的重要組成部分，逆變電路被廣泛運用于光伏發電、汽車電子等領域中。根據輸出波形不同，逆變器可分為方波逆變器、修正正弦波逆變器、正弦波逆變器。方波逆變器與修正正弦波逆變器可以為阻性負載提供交流電源，但由于電壓變化率大且輸出存在高次諧波分量，方波與修正正弦波逆變器不適用于感性、容性負載或對電源諧波敏感的負載。正弦波逆變器的輸出波形諧波分量較低，轉換效率高，不容易引起諧波震蕩，整體性能較好。

正弦波逆變器普遍使用SPWM技術，利用面積相等的方波控制功率器件產生正弦波形。使用微控制器生成SPWM波形需要CPU的積極參與，靈活性較差。將IP核作為外設掛載在總線上，通過CPU控制外設的形式生成SPWM波形，無須CPU參與計算，可降低CPU負載、提高輸出波形精度與靈活性。

逆變電路需要后級濾波電路濾除高次諧波，濾波電路的體積與逆變器輸出的SPWM波形頻率成反比，然而SPWM波形的頻率過高會導致功率器件開通損耗增加。本文提出的IP核輸出單極性倍頻SPWM波形，在功率器件開關頻率不變的基礎上提高SPWM波形電壓脈動頻率。

本文提出的IP核基于西安智多晶微電子生產的SA5Z-30-D1平臺，該平臺內部集成有ARM Cortex-M3嵌入式硬核處理器。Cortex-M3內核采用AHB總線通信，將IP核作為從機掛載在AHB總線上，由硬核處理器通過總線配置IP核的各個寄存器實現波形輸出。

1" 單極性倍頻SPWM工作原理

采樣控制理論中有一個重要結論：沖量相等而形狀不同的窄脈沖加在具有慣性的環節上時，其效果基本相同[1]。這表明占空比隨正弦規律變化的PWM波形，在一定條件下可代替正弦波。

常見的SPWM調制方法包括自然采樣、對稱規則采樣、不對稱規則采樣等方法。自然采樣法是目前最好的一種SPWM實現方法，但在微控制器內使用指令運算時計算量較大，難以實時輸出結果。數字化自然采樣法是用數字電路實現自然采樣法的方法，其效果逼近自然采樣法[2]。

對于單相電壓型正弦波無源逆變器，可采用三種SPWM調制方案，即單極性SPWM調制、雙極性SPWM調制以及倍頻單極性SPWM調制[3]。雙極性SPWM在正弦基波的半個周期內同時包含正、負極性，單極性SPWM在正弦基波的半個周期內僅包含正極性或負極性。對于全橋逆變電路，單極性SPWM工作時有50%的功率器件處于高頻狀態，而雙極性SPWM工作時功率器件全部處于高頻狀態。與雙極性SPWM相比，單極性SPWM工作時功率管開通損耗較低。單極性SPWM后又衍生出單極性倍頻SPWM，逆變器輸出電壓脈沖的頻率是載波頻率的兩倍、并且輸出脈沖具有單極性特征[3]。

以50 Hz基頻、20 kHz開關頻率為例，將生成的單極性SPWM與單極性倍頻SPWM分別進行傅里葉變換，得到的高次諧波頻率與幅值如圖1所示。

為了獲取更低的諧波值，SPWM方法需要開關的高頻運行，但這樣增加了開關損耗，且溫度升高，對系統造成安全問題[4]。在基波與開關頻率不變的情況下，單極性倍頻SPWM的最低階高次諧波比單極性SPWM的最低階高次諧波高一倍，逆變電路中后級LC濾波電路的電容值、電感值可相應減少，有效降低電路體積與成本。

自然采樣法生成單極性倍頻SPWM原理如圖2所示，將正弦基波A與兩路幅值相同、相位相差180度的三角載波B、C比較，在正弦波與三角波的自然交點處切換輸出。若正弦基波A的幅值大于三角載波B，則SPWMA輸出高電平；若正弦基波A的幅值大于三角載波C，則SPWMB輸出高電平。SPWM信號控制逆變電路中的功率器件運行，輸出波形經后級LC濾波電路濾除高次諧波后即為正弦波輸出。

2" AHB總線介紹

AHB總線是ARM公司提出的先進微控制器總線體系結構（AMBA）中規定的一種高性能總線，支持多主多從操作，主機通常包括處理器、DMA，從機包括各類對性能要求較高的外設、AHB-APB橋等。AHB總線尋址空間為32位，數據位寬最高支持128位，但常見的數據寬度為32位。AHB總線同一時刻只允許一個主機占用，所有主機都輸出地址和控制信號，由仲裁器按一定的算法決定當前占用總線的主機。當主機得到總線授權后，譯碼器會根據主機發出的地址選擇要與主機進行數據通信的從機，從而完成相應的數據傳輸[5]。本設計中涉及的AHB信號如表1所示。

AHB總線傳輸時序如圖3所示。AHB總線的基本傳輸包含了地址階段和數據階段。地址階段中主設備發出HADDR和HWRITE等控制信號，由于本階段僅維持一個時鐘周期，因此從設備必須在此期間完成信號采樣。為減少亞穩態的出現，AHB總線的讀寫狀態分開進行[6]。AHB總線采用流水線作業，地址階段與上一個傳輸的數據階段重合以提高數據吞吐量。在數據階段，若AHB Slave的HREADY信號為低電平，則數據階段需延長直至AHB Slave的HREADY信號輸出高電平。

3" 系統設計

3.1" IP核總體設計

IP核采用模塊化設計，具體分布如圖4所示。

寄存器配置模塊實現AHB Slave接口，Cortex-M3內核可通過AHB總線與其通信，讀寫寄存器組。三角波發生器模塊讀取寄存器組中的相位、頻率配置，生成相應的三角波。正弦波發生器模塊讀取寄存器組中的配置，生成地址信息，通過查找表輸出正弦波。比較輸出模塊比較兩路三角波與一路正弦波，通過自然采樣法輸出兩路SPWM波形。死區、互補生成模塊讀取死區長度配置，向兩路SPWM波形中插入死區并生成互補波形，形成四路SPWM輸出。

3.2" 寄存器配置模塊

寄存器配置模塊實現AHB Slave接口，ARM Cortex-M3硬核處理器通過AHB總線與其通信。寄存器配置模塊根據AHB Master的指令將數據寫入寄存器組，或讀取寄存器組中的數據發送給AHB Master。寄存器組中各寄存器地址、名稱、說明如表2所示。

3.3" 數字波形發生器

數字波形發生器結構如圖5所示。三角波發生器利用計數器實現，在模塊運行前裝入SAW_PHASEx（x為1或2，下同）中的初相位值。模塊啟動前，計數器裝入SAW_PHASEx中的初相位值；之后每個時鐘周期計數器增加SAW_FACTORx中的自增值。若計數器大于SAW_MAX中的最大值，則計數器重置為0。

圖5" 數字波形發生器示意圖

正弦波發生器采用查找表實現，將一個周期的連續正弦波離散成平均分布的1 024個點，并將這些點所對應的幅值存入ROM中，使用32位計數器中的高10位作為地址，在ROM中查找對應的正弦值。模塊啟動前計數器裝入SIN_PHASE中的初相位值，之后每個時鐘周期計數器增加SIN_FACTOR中的自增值。

3.4" 比較輸出模塊

如圖6所示，比較輸出模塊使用自然采樣法生成兩路SPWM波。若正弦波的幅值大于三角波，則SPWM輸出高電平，反之SPWM輸出低電平。

3.5" 死區、互補生成模塊

在非理想情況下，為避免同一橋臂的開關管直通發生短路，通常需要設置死區時間[7]。如圖7所示，模塊分為同相上升沿延時部分與反相下降沿延時兩部分。若SPWM輸入由低變高，上升沿延時計數器開始計時，延時DBTIME中配置的時間后，同相信號Out輸出高電平。若SPWM輸入由高變低，下降沿延時計數器開始計時，延時DBTIME中配置的時間后，反相信號OutN輸出高電平。模塊輸入兩路SPWM信號，輸出兩對互補的帶死區SPWM波形。

4" 軟件配置

在ARM Cortex-M3硬核中需要通過程序配置各寄存器并使能外設。各寄存器值為：

SIN_FACTOR=232*fsin / fclk，SIN_PHASE=（ωsin*210/2π）

lt;lt;22，SAW_MAX=三角波最大值，SAW_FACTOR=

SAW_MAX*fSAW / fclk，SAW_PHASE=ωSAW*SAW_MAX/

2π，DBTIME=fclk*TDB。

其中fclk為系統時鐘頻率，fsin為期望正弦波頻率，ωsin為期望正弦波初相位，fSAW為期望三角波頻率，ωSAW為期望三角波初相位，TDB為死區時間。

在本設計中，系統時鐘fclk為100 MHz。設fsin為50 Hz，fsqu為20 kHz，ωsin為0，fSAW1為0，fSAW1為π，SAW_MAX為70 000，TDB為500 ns。

計算得到SIN_FACTOR為2147，SIN_PHASE為0，SIN_FACTOR1、SIN_FACTOR2為14，SAW_PHASE1為0，SAW_PHASE2為35000，DBTIME為50。

在Cortex-M3內核中通過程序將配置值寫入各寄存器后，向CTL寄存器寫入0x01啟動外設。

5" 測試分析

在ModelSim中建立仿真項目，在testbench中例化IP核并裝載各寄存器值，將正弦波、兩路三角波加入觀察窗口，仿真結果如圖8所示。

觀察到IP核輸出周期為20 ms的正弦波，與兩路相位相差180度的三角波，符合設計需求。

使用EDA軟件將硬件描述語言綜合、實現后生成位流文件，將C語言程序編譯成固件。在HqFpga下載程序中將兩個文件合并一個bin文件，下載到FPGA外部的ROM存儲器中。啟動FPGA后通過示波器觀察各個端口的輸出波形如圖9所示。

觀察到IP核輸出四路互補的單極性倍頻SPWM波形，波形符合第4節中的設計參數。

6" 結" 論

依據自然采樣法生成單極性倍頻SPWM原理，設計了一款基于AHB總線的單極性倍頻SPWMIP核。FPGA內部的Cortex-M3硬核可通過AHB總線配置IP核的各項參數，靈活地輸出單極性倍頻SPWM波形。經過實際測試表明該IP核可以輸出頻率、相位可調的單極性倍頻SPWM波形。該IP核可應用在各類逆變電路中，輸出波形精度較高且易于使用，具有一定通用性與便捷性。

參考文獻：

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作者簡介：芮天喆（1999—），男，漢族，江蘇南京人，碩士研究生在讀，研究方向：數字化開關電源。