100BASE-FX物理層收發器設計與仿真

高金輝, 汪再興, 鄭麗君, 劉曉忠

(蘭州交通大學 電子與信息工程學院, 蘭州 730070)

光通信技術因具有穩定性強與速度快等特點被廣泛應用于各領域之中,且以太網也將光傳輸作為重要發展方向之一[1-2].100 Mbit/s光以太網作為我國覆蓋最廣的線路之一,研究其PHY層(physical layer,物理層)的設計規則及實現方式,能為進一步升級以太網傳輸速度提供技術保障[3].而對物理層的深入研究,了解其傳輸數據的速度、位寬與頻率等條件,可為接口處協議設計提供便利,進一步提高傳輸效率,以此獲得更優的用戶體驗[4-6].以太網標準IEEE802.3規范由IEEE組織制定,其不僅為設計生產PHY芯片提供了規范,還便于研究者利用統一的標準進行產品開發[7].

100BASE-FX(100 Mbit/s光纖基帶以太網)從20世紀90年代開始被廣泛應用,近年來我國也大量展開100 Mbit/s光以太網的研究.任靖曄[8]提出了一種基于FPGA芯片的100 Mbit/s、1 000 Mbit/s以太網自適應技術.2021年,馮梓軒等[9]研究了乘用車千兆以太網物理層技術.PHY層作為以太網面向用戶的第一層,對其進行研究是探究以太網傳輸規則及開發終端設備的首要任務.

100BASE-FX以太網的PHY層可支持全雙工以太網MAC(media access control,控制器)層,且提供并行4B/5B編碼、NRZI(no return zero-inverse,不歸零反相)編碼、數據的糾錯及等待功能.上一代10BASE-TX(10 Mbit/s光纖基帶以太網)的PHY層使用了曼徹斯特編碼模塊,無并行編碼模塊,數據串行輸出.100BASE-FX相較于上一代10BASE-TX串行的編碼方式提供了更高的傳輸效率,在同一時鐘頻率下,并行編碼可提供數倍于串行編碼的數據傳輸速度.

本文主要聚焦于PHY層的PCS、PMA子層,完成收發器的設計仿真.本設計自上而下設計PHY的頂層功能,設計PCS、PMA兩個子層的功能模塊.實現方式則是由下至上,實現4B/5B和NRZI編碼與解碼、串并轉換與并串轉換等底層模塊后,通過時鐘匹配與握手協議將各模塊相連接,實現PCS、PMA兩個子層的功能,完成整體設計.

1 PHY整體結構

PHY層位于OSI(open system interconnection,開放系統互連模型)七層協議中數據鏈路層的第一層,其負責聯通MAC層與終端,保證二者間的數據轉換可正常進行,且規范物理介質參數并支持100 Mbit/s的數據率[10].PHY層結構示意圖如圖1所示.PCS子層與PMA子層共同實現數據的收發,其中PCS子層在接收鏈路中將4B/5B解碼后的數據送向MAC層,且在發送鏈路中將MAC層接收的數據進行4B/5B編碼;而在鏈路監聽功能中,其負責產生載波狀態信號并將該信號送向MAC層[11].PMA層則在接收鏈路中將從終端接收的數據進行NRZI解碼;在發送鏈路中,將數據完成NRZI編碼后再送向MAC層[12].

圖1 PHY層結構示意圖

1.1 PCS子層

PCS子層負責PHY層與MAC層的數據交換及鏈路的監控,主要提供4B/5B編碼功能[13].服務接口為100 Mbit/s MII(medium independent interface,獨立介質接口),所以要求PCS子層的傳輸上限至少為100 Mbit/s.

4B/5B編碼方式由IEEE 802.3協議定義,具有效率高、易實現等優點.在連續傳送時,傳輸過程中任何一對5 bit代碼連續的0最多僅有3個,較好地解決了數據中出現連續0的問題,并有助于降低傳輸錯誤率,方便從數據中恢復時鐘.

1.2 PMA子層

PMA子層負責與PCS層、PMA層進行數據交流和生成使能信號,提供NRZI編碼功能.由于PCS層輸出速度與接收不同,所以需在PMA層重新匹配時鐘.例如,PCS層使用25 MHz時鐘,則PMA層的時鐘頻率需達到125 MHz.NRZI的編碼規則為當前信號跳變為0,輸出為1[14].此種方法將信號與時鐘相結合,解決了數據中因連續出現1而導致的容易出錯及時鐘無法恢復的問題.此外NRZI編碼方式還節約了帶寬,提高了傳輸效率.

2 分層設計

2.1 頂層設計

PHY頂層設計如圖2所示.其中,PCS子層受link_status(鏈路狀態信號)控制,負責對txd(PCS發送數據)進行4B/5B編碼和并串轉換,或對rx_code_bit(串行接收數據)進行串并轉換后4B/5B解碼.PMA子層負責提供使能信號以及NRZI編解碼功能.

圖2 PHY頂層模塊設計

PHY頂層通過聯通所有的子層模塊從而完成整體設計,但需考慮兩點:

1) 各模塊的信號聯通.將各模塊相對應的輸入輸出信號連接,以保證邏輯正確,實現發送、接收鏈路及鏈路反饋等功能.例如,PMA子層LINK MONITOR(鏈路監控模塊)所產生的鏈路狀態控制信號需分別提供給PCS子層的TRANSMIT(發送模塊)與RECEIVE(接收模塊),進而控制接收與發送鏈路的工作進程.

2) 提供時鐘.考慮到不同模塊的時鐘匹配,根據不同模塊的需求,提供對應的時鐘頻率.例如,TRANSMIT與RECEIVE模塊所需的時鐘頻率為25 MHz,方能達到要求的傳輸速率.而TRANSMIT BITS(串行發送模塊)與RECEIVE BITS(串行接收模塊)模塊為了與其匹配,則需要提供頻率為125 MHz的時鐘.

2.2 PCS子層設計

PCS子層模塊結構如圖3所示,共設計了5個模塊,分別是:TRANSMIT、TRANSMIT BITS、RECEIVE、RECEIVE BITS和CARRIER SENSE(載波監聽模塊).

圖3 PCS層模塊圖

其中,CARRIER SENSE負責產生CRS(載波狀態信號)并送向MAC層.此外,當該模塊在檢測到發送鏈路與接收鏈路均處于工作狀態或任意一個在工作狀態時,會判斷CRS有效并向MAC層發送;而當兩鏈路均未工作時,則將CRS信號視為無效.

RECEIVE負責將來自于RECEIVE BITS模塊的rx_bit(并行接收數據)解碼成rxd(PCS接收數據),并生成用于鏈路監控的標志信號,收發速度可達100 Mbit/s.該模塊在檢測到link_status信號有效后開始工作,當識別出數據流中的SSD(start stream data,啟動流數據),則開始4B/5B解碼工作.之后可能存在4種工作狀態:若在SSD后為DATA(有效碼型),則正常解碼,并將解碼后的4位寬數據送向MAC層;若檢測到ESD(end stream data,終止流數據),則解碼結束,輸出IDLE(空閑碼型)占位并回到空閑狀態;若連續檢測到5個高電平,即空閑碼型,則解碼過早結束,此時將rx_er(接收錯誤信號)設置為有效,結束解碼并回到空閑狀態;而若解碼行為開始后所讀取的數據并非上述任意一種信號,則數據錯誤,將rx_er設置為有效,之后回到數據檢測,并識別下一組數據.

RECEIVE BITS負責將來自于PMA層的串行rx_code_bit轉換為并行的rx_bit.為了與RECEIVE模塊接收速度匹配,RECEIVE BITS模塊數據接收頻率5倍于發送頻率.RECEIVE BITS模塊在檢測到rx_code_bit信號中的SSD指令后,開始工作,將SSD指令后的有效數據進行串并轉換.當識別出rx_code_bit信號中的ESD指令時,發送指令,轉為檢查SSD狀態.

TRANSMIT負責將來自于MAC層的txd進行4B/5B編碼,生成標志信號,并控制col(鏈路沖突信號)的產生,收發速度可達100 Mbit/s.空閑時會持續發送IDLE數據,當tx_en(發送使能信號)有效后,開始4B/5B編碼工作.之后可能有3種工作狀態:若接收SSD的同時,tx_er(發送錯誤信號)有效,則進入錯誤翻譯路徑,正常發送兩個SSD信號后發送HALT(數據錯誤碼型),等待tx_er無效,此時col信號取決于接收鏈路;若tx_er無效且接收到有效數據,則正常編碼,此時col信號同樣取決于接收鏈路;若檢測到ESD指令,則解碼結束,輸出兩個ESD指令后,回到空閑模塊等待,此時col信號無效.

TRANSMIT BITS負責將已經4B/5B轉碼后的并行tx_bit(并行發送數據)轉換為串行tx_code_bit(串行發送數據).為了與接收速度相匹配,數據發送頻率5倍于接收頻率.該模塊對每一個完整的tx_bit進行并串轉換,包括SSD、DATA、ESD、IDLE和HALT.

PCS子層設計滿足了100BASE-FX以太網的物理層要求.為了實現時鐘恢復功能,采用了4B/5B編碼方式,此種方式具有16個有效數據組,可保證數據中擁有足夠多的跳變,從而便于從串行數據中恢復時鐘.同時,4B/5B編碼方式可在同樣的25 MHz時鐘頻率下及100 Mbit/s的100BASE-FX上獲得125 Mbit/s的帶寬,滿足了MAC層100 Mbit/s的傳輸速度.

2.3 PMA子層設計

PMA子層負責將PCS子層數據進行編碼發送、將終端數據解碼傳回以及對鏈路狀態進行控制.PMA子層模塊結構共設計了3個模塊,分別是:LINK MONITOR、TX(NRZI編碼模塊)和RX(NRZI解碼模塊),如圖1所示.

TX負責將并串轉換后的tx_code_bit進行NRZI編碼,以便被PMD層識別.該模塊對每一個接收到的數據均會進行NRZI編碼.

RX負責將從物理終端接收的tx_nrzi_bit進行NRZI解碼,再送向PCS子層.RX模塊對每一個接收到的數據進行NRZI解碼,但并不負責檢測數據是否為有效數據.

LINK MONITOR負責對鏈路控制信號進行監視,以生成正確的控制信號,并用來控制PCS子層的TRANSMIT與RECEIVE模塊正常工作.當signal_status(數據狀態信號)有效時,啟動計時器.若在計時器周期內該信號均是有效的,則等待link_control(鏈路控制信號)狀態,若為有效,則再將link_status信號送出.

3 仿真結果

本文的物理層設計仿真環境:Intel Core i5-7200U處理器,Microsoft Windows10 Profession操作系統,并使用ModelSim SE 10.5(64 bit)進行測試.

3.1 頂層模塊測試

頂層模塊仿真結果如圖4所示.10BASE-TX的物理層將終端信號NRZI解碼后送出,數據輸出效率十分依賴時鐘,而100BASE-FX在PCS子層采用了4B/5B編碼,使輸出信號并行輸出,較大程度上提高傳輸效率.

圖4 頂層模塊部分信號仿真圖

10BASE-TX僅對輸出信號做了NRZI解碼,輸出速率相當于PCS子層的rx_code_bit,在圖4中對應的時鐘為clk2,頻率為125 MHz;100BASE-FX的輸出為rx_d,對應的時鐘為clk10,頻率為25 MHz.如圖4紅框內所示,rx_code_bit在5個時鐘周期內共發送5位數據,實現了125 Mbit/s的傳輸速度,而rx_d在1個周期內輸出4位寬數據,且信息量相當于4位rx_code_bit,收發器在25 MHz時鐘下實現了100 Mbit/s的收發.

3.2 PCS子層測試

PCS主要完成發送鏈路的4B/5B解碼與并串轉換工作,接收鏈路的串并轉換、4B/5B編碼及載波監控整體仿真如圖5所示.

圖5 PCS層仿真圖

發送鏈路中,TRANSMIT與TRANSMIT BIT兩模塊工作正常,獲得有效數據后,均在下一時鐘上升沿開始翻譯,且碼型正確.對于無法識別的數據不會中斷該發送過程,而是輸出翻譯錯誤數據來占位,以確保用戶可識別出錯誤數據組,便于在對應位置檢查,同時也保證其他數據的傳輸不受影響.所設計的發送鏈路在保證傳輸的同時對錯誤幀位置發出提示,魯棒性較強.

接收鏈路中RECEIVE BIT與RECEIVE兩模塊工作正常,RECEIVE BIT模塊中輸出信號與輸入信號對應數據延時較大,因rx_bit[9∶0]為10位寬信號,所以讀取后輸出信號延遲11個時鐘周期;RECEIVE模塊則在接收到數據后的下一個時鐘沿輸出對應數據.當接收鏈路檢測出接收數據中存在無效信號時,將rx_er設置為有效,并跳過解碼該數據.這樣可有效標記出數據錯誤位置,同時不影響其他數據傳輸.在接下來的層級處理數據時,可根據rx_er的位置來判斷數據是否有效,提高了系統的檢錯能力.

CARRIER SENSE模塊在receiving、transmitting信號同時無效時,CRS信號無效,否則有效.當transmitting信號為高電平而receiving信號為低電平時,CRS信號仍有效.而二者均為低電平時,CRS信號有效,載波監控功能正確.本模塊向上層提供鏈路工作情況,并指示上層控制信號的產生,例如在鏈路空閑時提示可進行數據傳送等.

3.3 PMA子層測試

PMA子層進行鏈路控制、NRZI編碼及解碼工作的仿真結果如圖6所示.LINK MONITOR模塊負責生成鏈路工作信號,通過監控終端工作狀態,決定PCS子層的發送、接收進程是否能夠進行.

圖6 PMA子層仿真圖

TX模塊負責將tx_code_bit翻譯為NRZI碼型的tx_nrzi_bit信號.NRZI編碼方式為電平翻轉代表邏輯0,電平不變則代表邏輯1.圖6中,tx_code_bit信號100011被翻譯成01101數據流,邏輯正確,NRZI編碼功能實現.

RX負責將接收到的NRZI碼型的rx_nrzi_bit數據翻譯為rx_code_bit信號.圖6中,100001數據流被翻譯成rx_code_bit信號101011,邏輯正確,NRZI解碼功能成功實現.

4 結 論

本文介紹了100BASE-FX的PHY層結構,著重陳述了PCS子層與PMA子層的信號傳遞方式,且利用4B/5B編碼、NRZI編碼和串并轉換等技術代替了10BASE-TX物理層中的曼徹斯特編碼,完成了對100BASE-FX的PHY層結構及功能的設計,大幅提升了傳輸效率.在ModelSim軟件上進行了驗證,獲得了正確的仿真結果.在25 MHz時鐘下,實現了最高100 Mbit/s的數據交換速度,滿足IEEE802.3規范.本文所設計的PHY層結構在實現了更快傳輸速度的同時,還可適配市場上所有滿足IEEE802.3規范的PHY芯片.