基于DP83640的秒脈沖移相器設計與實現

崔海波,王 康,武建鋒

(1.中國科學院國家授時中心,西安 710600;2.中國科學院大學,北京 101408;3.時間基準及應用重點實驗室(中國科學院),西安 710600)

0 引言

高精度的時間、頻率信號在衛星導航、電力等領域愈發重要,尤其是時間同步技術,其精度往往需要達到納秒甚至更高。時間同步技術就是使用外部的標準信號來同步本地所產生的信號[1]。原子鐘作為提供高精度時間的關鍵設備,其精度日益增加,為了滿足高精度時間同步的需求,相位微躍技術的精度也在不斷提高。同時,由于環境變化和器件老化等原因,原子鐘不可避免地存在一個長期漂移的變化趨勢,導致守時精度惡化,雖然多數情況下引起的漂移量變化都很微小,但是對于高精度時間同步場合卻會產生很大的誤差。相位微躍技術可在不改變原子鐘輸出原始信號的前提下,對其頻率和相位在一定范圍內進行微調輸出,消除原子鐘輸出秒脈沖信號的鐘差和鐘漂,增加原子鐘組的使用壽命,因此相位微躍技術對于原子鐘以及時頻領域均不可或缺。對于相位微躍技術中的移相部分,相位調整精度直接決定了時間同步系統的同步性能。

目前,數字信號相位調整的主流方法是使用直接數字合成(direct digital frequency synthesis,DDS)技術,通過改變相位控制字和頻率控制字的值來實現相位和頻率的調整,其調整精度受制于頻率和相位控制字位數。單一使用DDS進行秒脈沖相位微躍的最小分辨力僅可達皮秒量級[2],使用DDS和鎖相環技術的分辨力也僅達到了6 fs[3]。本文就數字信號相位調整提供了一種新思路,相位調整分辨力可達亞飛秒量級,平均相移準確度也可達0.1 fs。移相精度相對于單一使用DDS技術可大幅提升。

本文主要針對相位精密調整設計了一臺高精度可相移的秒脈沖移相器,給出了該秒脈沖移相器的設計方案以及具體的實現原理,包括硬件設計與軟件思路,最后給出了平均相移準確度的測試結果。

1 秒脈沖精密移相器的設計和移相原理

1.1 系統設計

秒脈沖移相器設計如圖1所示,其主體部分由倍頻電路、主控芯片和移相電路組成。倍頻電路將外部輸入的10 MHz正弦信號通過鎖相環倍頻成25 MHz方波作為移相電路的頻率源輸入。需要移相電路產生的標準秒脈沖(one pulse per second,1 PPS)信號與外部1 PPS信號同步時,主控芯片通過MDIO端口控制移相電路獲取外部1 PPS信號到達移相電路的時間,并根據這個時間產生粗同步的1 PPS信號;需要移相電路產生的1 PPS信號進行相移時,計算機通過串口輸入相位偏移量Δφ給主控芯片,主控芯片對相位偏移量進行處理,之后通過MDIO端口發送到移相電路進行相移,此時移相電路輸出1 PPS+Δφ信號。

圖1 秒脈沖移相器系統設計圖

1.2 DP83640組的組成

DP83640組由2個DP83640芯片級聯組成,如圖2所示。單個DP83640芯片接入外部25 MHz也可輸出1 PPS信號,但移相范圍只能為8 ns的整數倍,即最小移相分辨力僅為8 ns,移相精度較低,不適用于高精度時間同步場合。單個DP83640 芯片能夠輸出相位可微調的方波信號,微調分辨力遠小于8 ns,可作為第二級DP83640的頻率源輸入,兩級DP83640級聯可彌補單個DP83640芯片輸出的1 PPS信號相移分辨力不能小于8 ns的問題。而兩級以上的DP83640芯片進行級聯雖也能實現1 PPS 信號的相位微調,但對最小相移分辨力沒有提升,反而會增加電路噪聲,故采用兩級DP83640芯片級聯作為精密移相器的核心部分。

圖2 DP83640組內部級聯圖

圖2中計算機端輸入相位調整量Δφ,通過主控芯片將Δφ拆分為小于8 ns的相位偏移量Δφ1和8 ns 的整數倍偏移量Δφ2分別送入DP83640組的第一級和第二級。設方波信號為

(1)

其中,E為方波的幅值;f為頻率。

則第一級DP83640輸出的信號為

(2)

其中,f=25 MHz。

第一級DP83640對輸出的25 MHz方波進行相位調整量為Δφ1的相位微調,第二級DP83640同時對1 PPS信號進行相位調整量為Δφ2的相位粗調,第二級DP83640即可輸出相位調整量為Δφ的1 PPS+Δφ信號,二者相互配合,實現對輸出秒脈沖信號的相位調整。

DP83640組由本地參考時鐘、精密時間協議(precise time protocol,PTP)時鐘、脈沖控制振蕩器(frequency-controlled oscillator,FCO)、相位產生模塊(phase generation module,PGM)、觸發控制模塊、時間戳模塊、通用輸入輸出(general purpose input out-put,GPIO)控制模塊、PTP速率調整模塊和PTP數字計數器組成,如圖3所示。

圖3 DP83640組內部功能組成圖

本地參考時鐘同步于外部的25 MHz參考輸入,給內部其他模塊提供125 MHz的頻率源。

PTP時鐘是DP83640內部實現移相功能的主要時鐘,它同步于外部的125 MHz參考輸入,該時鐘的運行頻率是250 MHz。

PTP速率調節模塊主要由臨時速率調整寄存器和固定速率調整寄存器組成,通過這兩種模塊可同步控制PTP時鐘和PTP數字計數器。PTP速率調節模塊對PTP時鐘內部250 MHz信號的控制量可通過PTP數字計數器的數值變化量進行顯示,同時也可通過對PTP數字計數器的控制間接控制PTP時鐘內部250 MHz頻率信號。

PTP數字計數器主要由3個表示不同時間單位的計數器所構成,主要由32位的秒以上累加器、30位的1 s累加器和32位的1 ns累加器組成[4],如圖4所示。

圖4 PTP數字計數器原理框圖

PTP計數器的值由秒以上累加器和1 s累加器共同表示,當1 ns累加器的值等于232時,向1 s累加器進位,當1 s累加器的值等于109時,向秒以上累加器進位[4]。固定速率調整寄存器可以設置一個值來持續地控制1 ns累加器的數值,糾正1 ns累加器累加到232的時間長度,即可以2-32的最小分辨力來調整1 ns的時間長度;臨時速率調整寄存器可以設置一個以8 ns為周期的周期數,在設定時間長度后按照固定速率調整寄存器的值來調整1 ns累加器的數值。

通過配置寄存器可選擇頻率源是PGM模塊還是FCO模塊,PGM和FCO均可輸出250 MHz/N的方波,其中N為2～255的整數,N的數值也可通過配置寄存器進行配置。兩種頻率源產生模塊各有優劣:FCO模塊抖動性能更好,但臨時速率調整寄存器可設定的最大調整周期數較小;而選用PGM作為頻率源時,臨時速率調整寄存器可設定的最大調整周期數雖更大,但抖動性能不如FCO[4]。將第一級DP83640通過FCO模塊和PGM模塊產生的25 MHz方波信號分別接入到53100A相位噪聲分析儀(Allan偏差優于5×10-15/s,相位噪聲優于-175 dBc/Hz@10 MHz)進行測量,53100A相位噪聲分析儀可以快速準確測量出兩種頻率源的Allan偏差,主要測量頻率源模塊的短期頻率穩定度,故測量時間設定為30 min,53100A的參考信號選用UTC(NTSC)標準10 MHz信號,測量結果如表1所示。

表1 FCO模塊和PGM模塊的頻率穩定度

由表1可得, FCO模塊產生的25 MHz方波信號的短期頻率穩定度均更優于PGM模塊所產生的25 MHz方波信號,抖動性能與預期結果一致,故選擇短期頻率穩定度更好的FCO模塊作為第二級DP83640的時鐘源。

時間戳模塊可以對外部輸入的參考1 PPS打時間戳,通過觸發控制模塊和GPIO控制模塊可在與外部參考的1 PPS所記錄的時間戳相同的納秒時刻產生1 PPS信號,產生的1 PPS信號與外部參考的1 PPS信號誤差在8 ns以內。

1.3 移相模塊的移相策略

DP83640內部移相模塊總共有4種機制來調整PTP數字計數器的值,分別為直接讀寫、加減調整、固定速率調整和臨時速率調整[5],其中PTP數字計數器的調整量與PTP時鐘頻率的調整量在采用固定速率調整和臨時速率調整這兩種方式時相對應。

直接讀寫調整方式是指將時間值通過對內部寄存器的寫入直接設置到1 s累加器和秒以上累加器中,這種方式適合時間偏差較大時使用。例如,當前PTP計數器的值為5 s 3 000 ns,外部輸入的時間值為6 s 4 000 ns,寫入完成后內部PTP計數器的值將立刻改變為6 s 4 000 ns。

加減調整是指PTP計數器當前的值直接與以納秒為單位的調整量相加,調整量可正可負,這種方式適合時間偏差大于8 ns時使用。例如,當前PTP計數器的值為5 s 3 000 ns,外部輸入的時間值為+200 ns,寫入完成后內部PTP計數器的值將改變為5 s 3 200 ns。

固定速率調整方式是通過對1 ns累加器的操作所實現的,1 ns累加器在每個間隔為8 ns的內部時鐘周期均加上一個由用戶寫入DP83640固定速率寄存器的值RATE_TEMP,當1 ns累加器的值溢出時再根據用戶設定的調整方向向1 s累加器進行進位或者借位,從而達到調整速率的目的[6]。對DP83640固定速率寄存器和調整方向一旦設置完畢,在每個8 ns 的時鐘周期對1 ns累加器的操作均會生效,所以稱為固定速率調整,這種調整方式適合時間偏差小于周期間隔時間8 ns時使用。例如,設定固定速率調整至相對于外部參考時鐘的+100×10-6:

1)因標稱的參考周期為8 ns,一個周期的調整量為

8 ns×10-4=0.000 8 ns

(3)

2)轉換為固定速率調整寄存器值為

0.000 8×232≈3.4×106(0x346DC6)

(4)

將0x346DC6寫入固定速率寄存器即實現PTP計數器和PTP時鐘頻率相對外部參考時鐘+100×10-6的調整。

臨時速率調整同樣是通過對1 ns累加器的操作所實現的,與固定速率調整不同的是臨時速率的調整是在PTP臨時速率延時寄存器所設定的持續時間段內,根據用戶所設定的臨時速率寄存器的值RATE_TEMP進行調整。在PTP臨時速率延時寄存器所設定的持續時間結束后,速率糾正數值將切換回固定速率糾正數值,這種調整方式相位調整精度最小可達到

(5)

適合精細調整時間偏差時使用。例如,在1 ms內臨時速率糾正時間為+3 ns。

1)計算出臨時速率調整時間

1 ms÷8 ns=125 000時鐘周期(0x1E848)

(6)

2)一個周期的調整量為

3 ns÷125 000=0.000 024 ns

(7)

3)轉換為固定速率寄存器值為

0.000 024*232≈1.0×105(0x192A7)

(8)

將0x1E848寫入臨時速率寄存器,同時將0x192A7寫入固定速率寄存器,即可在1 ms內臨時糾正PTP計數器數值增加3 ns的調整和PTP時鐘的相位向正方向移動3 ns的調整。

DP83640組主要通過加減調整和臨時速率調整的方式對輸出的1 PPS信號進行相位的調整。例如,外部串口輸入的Δφ相位偏移量為+21 ns,通過主控芯片分解成Δφ1=5 ns的相位微調量和Δφ2=16 ns的相位粗調量。主控芯片將Δφ1寫入第一級DP83640,通過臨時速率調整對25 MHz方波信號進行移相,因為FCO臨時速率調整的最長持續時間約為500 ms,所以需要臨時速率調整的時間不能過長,同時也不能使一個周期調整量很大,故按照臨時速率調整量的大小進行時鐘周期數的匹配。5 ns的調整量匹配得到臨時速率調整時間為100 000個時鐘周期(0x186A0),則一個周期的調整量為

5 ns÷100 000=0.000 05 ns

(9)

轉化為固定速率寄存器的值為

0.000 05*232≈2.2×104(0x346DC)

(10)

將0x186A0寫入臨時速率寄存器,同時將0x346DC寫入固定速率寄存器,第一級DP83640即可在 0.8 ms內完成25 MHz方波信號的移相;第二級DP83640則采用在當前內部PTP計數器的秒以上累加器加上Δφ2=16 ns的方式進行移相,當檢測到當前的秒脈沖信號產生完成,在下一個秒脈沖到來之前,重新按照PTP計數器的時間產生秒脈沖,此時產生的秒脈沖便完成了+21 ns的相位調整。

2 秒脈沖精密移相器的軟硬件設計

2.1 硬件設計

秒脈沖移相器的硬件部分設計主要由主控部分、Si5324倍頻電路和DP83640組組成,如圖5所示。ADM7150ARDZ-3.3芯片對外部輸入的5 V電壓進行降壓,其具有極低的噪聲,電壓輸入5 V且輸入信號頻率1 kHz時,電壓抑制比大于90 dB,故適合應用于高精度電路,ADM7150ARDZ-3.3芯片為Si5324和DP83640組提供穩定的3.3 V供電。Si5324是Silicon Labs公司的一款任意頻率時鐘發生芯片,主控芯片利用IIC協議對它進行配置,Si5324的CKIN1+引腳接入外部輸入的10 MHz正弦波,從CKOUT1+引腳輸出25 MHz方波。

圖5 秒脈沖移相器硬件原理圖

硬件設計的關鍵主要為DP83640組的設計,秒脈沖移相器的DP83640組的硬件PCB如圖6所示。

DP83640組通過MDIO引腳和MDC引腳與ARM處理器進行通信,第一級DP83640通過X1引腳獲取外部Si5324鎖定外部10 MHz頻率源產生的25 MHz方波,通過CLK_OUT引腳可輸出受第一級DP83640控制的25 MHz方波信號作為第二級DP83640的頻率源,第二級DP83640再通過CLK_OUT引腳產生一個10 MHz的方波信號。

兩級DP83640均選用GPIO9引腳作為外部事件輸入引腳,內部寄存器可獲取外部的標準秒脈沖的上升沿時間,通過GPIO1引腳在內部寄存器所記錄的時刻產生脈沖寬度可調的秒脈沖。

2.2 軟件設計

系統軟件部分主要分為3個線程的操作,軟件流程圖如圖7所示。開機自動運行主線程,主要包括:進行系統、串口和DP83640組等的初始化。初始化完成后讀取Si5324的LOL寄存器位,判斷是否已經倍頻25 MHz成功,當Si5324成功輸出25 MHz后,主控配置DP83640第一級輸出25 MHz來驅動第二級DP83640。然后獲取外部原子頻標輸入秒脈沖信號的時間寬度,將誤差值寫入固定速率調整寄存器,這樣確保DP83640內部的PTP精密時鐘輸出的秒脈沖信號嚴格為1 Hz。然后獲取到外部原子頻標輸入秒脈沖的時間戳,同時在下一秒相同的納秒時間戳產生一個秒脈沖信號。此時,DP83640產生的秒脈沖信號與外部原子頻標輸入秒脈沖的誤差應在8 ns內。

圖7 軟件設計流程框圖

主線程創建串口線程和移相線程,串口線程通過串口接收和處理外部計算機端輸入的相位偏移值:當串口線程接收到外部計算機端通過串口輸入的Δφ相位偏移量的大小和方向時,串口線程將會喚醒睡眠的移相線程并傳入移相值Δφ和移相方向。移相線程通過分析處理后先分成8 ns的整數倍和8 ns以下兩部分,然后對其進行分別處理。8 ns 的整數倍部分通過直接加減調整的方式進行移相,將DP83640第二級產生秒脈沖信號的時間戳加上相位偏移值,直接通過寄存器寫入時間值,以達到更改DP83640第二級產生的秒脈沖信號的納秒時刻的目的。對于相位偏移值小于8 ns的部分均采用臨時速率調整,將此部分相位偏移值分為6個檔位,按照這6個檔位對相位偏移值進行拆分,將小于8 ns的相位偏移量按照順序1×100ns、1×10-2ns、1×10-4ns、1×10-6ns、1×10-8ns和1×10-10ns依次取模,所得相位偏移量余數再給下一級進行取模,便將小于8 ns的相位偏移量進行了拆分,以避免FCO頻率源的臨時速率調整的時間長度不足和減少移相精度的丟失。例如外部串口輸入的相位調整量為6.123 456 789 1 ns,按照6個檔位可將其相位調整量分解為6×100ns、1.2×10-1ns、3.4×10-3ns、5.6×10-5ns、7.8×10-7ns和9.1×10-9ns,各個檔位按分解的相位調整值分別寫入DP83640第一級進行臨時速率調整,以達到納秒以下移相的要求。

3 移相測試

3.1 移相理論精度

秒脈沖移相器通過臨時速率調整的方式實現秒脈沖信號的最小相移,通過臨時速率調整可實現32位的1 ns累加器一個數值的相位移動,即理論可實現秒脈沖最小相移分辨力ΔTmin為

(11)

PTP時鐘計數器可通過臨時速率調整方式進行多次調整,沒有超前或滯后調整的邊界。PTP時鐘計數器的調整量也與PTP時鐘的相位調整量相對應,PTP時鐘的相位也可以任意調整。由于PTP時鐘相位可任意調整,所以可實現秒脈沖移相器-0.5～+0.5 s范圍的相位調整。

3.2 移相測試和結論

測試平臺如圖8所示,以UTC(NTSC)守時鐘組輸出的頻率信號作為頻率源,頻率源輸出10 MHz 給頻率分配放大器、輸出1 PPS外部參考給脈沖分配放大器。頻率分配放大器放大分配后一路輸出10 MHz給SR620作為外部參考,一路輸出給秒脈沖發生器作為頻率驅動;脈沖分配放大器輸出一路1 PPS給SR620作為開門信號,秒脈沖發生器輸出一路1 PPS給SR620作為關門信號。通過計算機軟件控制秒脈沖發生器,同時使用計算機采集計數器的測試數據,采集時間間隔設置為1 s,通過Stable32進行匯總分析。

圖8 相位微調測試框圖

為了驗證秒脈沖移相器的最小移相精度,設定相位調整量Δφ分別為100 fs、10 fs、1 fs和0.1 fs,依次進行相移精度測試。SR620最小分辨力為25 ps[7],不能直接測量出相位移動的偏差,故以0.1 s的時間間隔,持續按照不同的Δφ值進行相位步進,連續調整多次,同時用SR620進行數據的采樣,對采集到的數據進行線性擬合,計算相位調整的分辨力,測試數據如圖9所示。對移相的數據進行線性擬合后,得到的一次函數的斜率為10次移相的斜率,對其乘以0.1便可得到單次相位調整量Δφ。

(a) Δφ=100 fs

圖9中,Δφ為100 fs測試了2 792 s,Δφ為10 fs測試了32 000 s,Δφ為1 fs測試了32 729 s,Δφ為0.1 fs測試了49 001 s,對不同的相位調整量采用不同的測試時間,保證所測時間段內能夠計算出外部計算機所設定的相位微調量。從圖9可以看出,脈沖發生器和標準秒脈沖的相位差隨著時間增加與理論分析基本一致。由表2可得,根據采樣所得數據計算結果與設定的相位偏移基本吻合,隨著最小移相分辨力的降低,移相誤差也在增加,誤差由秒脈沖發生器的系統底噪和測量設備的噪聲綜合造成;同時根據表2也可以看出,秒脈沖發生器的平均相位微躍準確度最高為0.1 fs左右,可說明平均相移準確度基本達到了0.1 fs。

表2 相位微調結果

為評估相位調整量Δφ的有效性,對其不確定度進行計算。在同等測試環境設定秒脈沖的相位調整量Δφ為0.1 fs,共進行6次標準化測試,結果如表3所示。

表3 相位調整量為0.1 fs的測試結果

根據不確定度評定方法,計算其擬合相位調整量不確定度u,不確定度u是衡量參數測量結果的精度與穩定性的指標,它表征了測量值的分布概率。根據貝塞爾公式,如式(12)所示,計算實驗標準偏差,用平均值實驗標準偏差作為該測量結果的重復性,用s(x)進行表示。

(12)

根據計算得出的標準不確定度u可知,由于系統底噪和測量設備的噪聲等誤差,對其相位調整準確度有一定的干擾,但誤差在可接受范圍內,所以認為平均相位調整準確度為0.1 fs是有效的。

4 結論

本文通過研究,得到如下結論:

1)提出了一種以DP83640芯片為相位微躍的核心部件的秒脈沖移相器,系統搭建較為簡單,秒脈沖移相精度更高,可以補償原子鐘因漂移所引起的守時誤差,對于提升守時系統的穩定性具有一定意義,為相位微躍技術提供了一種新思路。

2)受電路噪聲的影響,移相測試的實驗結果表明秒脈沖移相器的平均相位微調準確度基本可以達到0.1 fs。