基于FPGA的小型無人機通信干擾系統設計與實現

摘 要：針對無人機快速發展帶來的黑飛無人機、無人機擾民等問題，以直接式數字頻率合成為技術原理，提出一種基于通信干擾的無人機干擾系統，選擇現場可編程門陣列作為核心芯片，設計無需鏡像抑制算法和濾波器的雙邊帶發射干擾硬件結構。相關測試驗證了本系統的可行性和有效性。

關鍵詞：直接式數字頻率合成；無人機；通信干擾；系統設計；現場可編程門陣列

中圖分類號：TN972" 文獻標志碼：A" 文章編號：1671-5276（2024）05-0122-04

Design and Implementation of Communication Jamming System for Small UAV Based on FPGA

Abstract：To deal with the problems such as unauthorized UAV and UAV disturbing people due to the rapid development of UAV， according to the technical principle of direct digital frequency synthesis， proposes a UAV jamming system based on communication jamming. Field programmable gatee array is selected as the core chip to design a dual sideband jamming emitting hardware structure without image suppression algorithms and filters. And the feasibility and effectiveness of the proposed system is verified by relevant tests.

Keywords：direct digital frequency synthesis；UAV；communication jamming；system design； FPGA

0 引言

現在許多領域都需要使用無人設備進行探索，隨著無線電技術的發展，使得無人機的身影隨處可見，如利用無人機來運送快遞、無人機的燈光秀表演、無人機災后搜救等。但與此同時也帶來許多問題，且存在一定的危險，如無人機飛入禁飛區域、無人機產生的噪聲擾民、利用小型無人機運送毒品等。因此如何對無人機進行精準有效管控是迫切需要解決的問題。

目前對無人機的應對措施主要有物理摧毀和捕捉，如用石頭打擊、發射捕網彈進行捕獲；利用激光槍直接擊落無人機；利用聲波攻擊無人機的陀螺儀，使其飛行紊亂等。相較于對無人機進行通信干擾，其他方法局限性大，管控效果不高［1］。

無人機干擾技術是基于通信信號干擾原理，對無人機無線通信傳輸過程進行干擾，使無人機通信不穩定甚至中斷?，F有的無人機干擾系統或者干擾手段復雜，或者系統設計不合理而達不到預期的干擾效果［2］。鑒于此，本文在了解無人機干擾技術的研究背景、應用現狀及發展方向后，提出了基于直接式數字頻率合成（direct digital frequency synthesis，DDS）的無人機干擾系統，通過STM32和現場可編程門陣列（field programmable gate array， FPGA）芯片，在上位機發送指令，動態地生成所需的雙邊帶干擾信號，對無人機的通信鏈路進行干擾，使得無人機無法正常飛行，最終降落或者懸停。

1 無人機干擾技術原理概述

無人機通信鏈路是無人機通信系統中最為重要的一部分，它是無人機能否正常飛行的關鍵。根據信號傳輸的方向，將無人機的通信鏈路分為上行鏈路和下行鏈路。下行鏈路是信號從無人機傳輸到地面控制系統或無線控制設備的方向，上行鏈路是信號從地面控制系統傳輸到無人機的方向。上行鏈路的安全性和穩定性對無人機至關重要，若未能接收到信號或接收到錯誤的信號會使無人機丟失目標甚至被敵方控制［3］。

通信干擾的最佳干擾形式就是發射的干擾信號能夠完全壓制住敵方信號的無線通信。如圖1所示，壓制式干擾技術的原理是通過發射大功率信號壓制目標通信信號，具體可以分為對無人機遙控信號的干擾和對無人機定位GPS信號的干擾，在進行信號干擾時，通過定向增益天線向目標發射無線電信號來實現干擾［4］。

2 系統分析與設計

隨著FPGA的出現和不斷發展，基于直接數字式頻率合成原理，與傳統硬件化信號發生器的整體設計不同的是，在FPGA上開發高性能的多種波形信號發生器，成本更低，操作更加靈活簡便，可以根據需求進行更新配置，系統開發趨于軟件化和自定義化［5］。

2.1 信號生成基本原理

本文所用方案的信號生成模塊以FPGA芯片為基礎，由無源晶振產生FPGA的時鐘信號，使用Verilog HDL硬件描述性語言并基于DDS原理，初步實現信號生成的功能。具體來說，是通過MATLAB軟件生成的目標信號以一定頻率采樣后存入FPGA ROM的IP核中，根據對無人機干擾的需要，選擇生成的信號主要有噪聲調幅信號、噪聲調頻信號、窄帶高斯白噪聲信號、線性調頻信號、多音干擾信號。

如圖2所示，輸出目標信號頻率為f0，輸入系統時鐘頻率為fc，頻率控制字為M，相位累加器的位寬為n，ROM中存儲所需目標波形一個周期的2N點（N≤n），取相位累加器高N位作為地址對ROM進行尋址［6］，滿足以下關系：

2.2 系統設計

FPGA作為系統的實現核心，其性能直接決定了DDS系統的性能。綜合考慮FPGA的速度和性價比，最終選用SPARTAN-6系列的XC6SLX16，STM32選用STM32F030C8T6。

通過MATLAB軟件生成所需信號，采樣率與無源晶振產生的320 MHz時鐘頻率一樣，采樣1 024點存入FPGA的ROM IP核后，在ISE14.7軟件上用Verilog HDL使FPGA綜合實現DDS功能，選擇相位累加器32位，取其高10位對ROM進行尋址，頻率控制字為4 194 304。如圖3所示，根據芯片手冊，編寫好數模轉換芯片和本振芯片的配置文件，在CLK2下建立FPGA芯片與數模轉換芯片和本振芯片的SPI通信，先讀取高八位芯片寄存器地址，再讀取低八位對該寄存器進行寫入［7］。

如圖4所示，接著實現上位機、STM32、FPGA之間的通信。上位機選擇串口助手，在Keil軟件對STM32進行編程燒寫，調用對應的庫函數，設置波特率，失能硬件流，實現上位機與STM32的串口通信。配置STM32的引腳，并在FPGA實現與STM32的SPI功能，實現STM32與FPGA的通信，最后構建三者的通信連接，使得上位機發送指令后經STM32傳輸到FPGA［8］。

圖5所示為系統的總體設計，上位機發送特定指令，STM32將其轉化成FPGA能接收的形式，FPGA根據指令生成的對應干擾信號和配置完成的本振芯片產生的信號混頻到對應頻段，經放大器放大后由天線發射至目標無人機。

對無人機進行壓制式干擾的信號一般為寬頻帶信號［9］，因此對于鏡像抑制的需求并不大，選擇雙邊帶發射，使得生成信號從本振左右兩邊開始同時掃頻，相較于單邊帶發射只有一半帶寬而言，生成信號的速度更快，且能量都在所需的干擾信號帶寬內，無浪費功率，實現的硬件結構更簡單，成本更低。

一線性調頻信號和本振混頻得到的理想信號頻譜如圖6所示，fx為信號頻譜中在載波f0左側的某一頻點，相應會存在另一頻點2f0-fx在載波f0右側，此兩頻點關于載波f0對稱。在干擾信號傳輸過程中，即使有一邊帶受到衰減，另一邊帶也能保證干擾效率［10］。因此干擾效果更佳。

3 系統測試

選用常用的民用無人機，本無人機干擾系統根據無人機GPS頻段1 575.42 MHz、遙控頻段2.4 GHz，配置本振芯片LTC6948，生成上述信號經過AD9122數模轉換后混頻成在無人機目標頻段帶寬100 MHz的雙邊帶干擾信號，并經過放大器及定向天線發射，對無人機進行干擾，圖7和圖8所示為在頻譜儀上呈現的信號。

如表1所示，選擇干擾對象為無人機精靈4pro2.0，干擾頻段為1 575.42MHz，設置干擾源與無人機的垂直距離為100m，水平距離為1 500m。不同干擾信號有不同的干擾效果，設定相應的信源通道功率和功放通道功率，所生成的噪聲調幅信號、噪聲調頻信號、帶限高斯白噪聲信號、線性調頻信號由于頻譜能較大范圍覆蓋GPS信號，干擾距離可達1 503m，具有較好的干擾效果。而多音干擾信號僅能作用目標頻段特定頻點處的信號，干擾效果不佳［11］。

如表2所示，干擾頻段為2.4GHz，設定相應的信源通道功率和功放通道功率，測試干擾信號與無人機通信信號的功率比，以2.4GHz常規功放的干信比為基準，帶限高斯白噪聲信號的干擾效果最佳，其次是線性調頻信號、噪聲調幅信號、噪聲調頻信號，最差是多音干擾。圖9、圖10所示為在有效干擾下無人機遙控設備指示信息。

4 結語

本文針對市面上主流小型無人機的控制技術，提出了對GPS信號和遙控信號通信鏈路進行有針對性的壓制式干擾的硬件設計結構，并且對方案的可行性進行了論證及測試。相關測試結果表明：本文的無人機干擾系統可根據需要生成1 575.42MHz、2.4GHz頻段的干擾信號對無人機進行干擾，給無人機干擾系統的設計提供了有益的思路和方向。

參考文獻：

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