基于信號完整性和電源完整性的PCB電磁兼容仿真

【摘要】針對汽車印刷電路板（Printed Circuit Board， PCB）布線布局引起的信號串擾與反射現象，利用Candence仿真軟件對高速信號線反射現象進行建模，分析信號反射原因，并利用反射的阻抗匹配方案進行端接設計，對比了串聯端接、戴維南端接、RC端接、二極管端接4種不同類型的端接對傳輸線中信號質量的影響，并通過電源平面設計對電源完整性進行改良設計，顯著提高了PCB的電磁兼容性能。研究表明，信號完整性、電源完整性以及電磁干擾三者相互影響、相互制約，結合仿真數據對三者進行可靠性設計，能夠顯著提高PCB的電磁兼容性能。

關鍵詞：信號完整性；電源完整性；PCB；電磁兼容

中圖分類號：U469.72+2" "文獻標志碼：A" DOI： 10.19822/j.cnki.1671-6329.20240196

PCB Electromagnetic Compatibility Simulation Based on Signal Integrity and Power Integrity

Hu Anqi， Zha Yunfei

（Fujian University of Technology， Fuzhou 350000）

【Abstract】 To address signal crosstalk and reflection phenomena caused by the wiring layout of automotive Printed Circuit Boards （PCBs）， a simulation software Cadence is utilized to model the reflection phenomena of high-speed signal lines. The causes of signal reflection are analyzed， and impedance matching schemes for reflection are employed in the termination design. The effects of 4 different types of terminations， namely series termination， Thevenin termination， RC termination， and diode termination， on the signal quality in transmission lines are compared. Additionally， enhancements are made to power integrity through optimized power plane design， which significantly enhances the Electromagnetic Compatibility （EMC） performance of the PCB. The study demonstrates that signal integrity， power integrity， and electromagnetic interference are interrelated and mutually constraining. Conducting reliability designs for these 3 aspects by combining stimulation data can significantly improve the EMC performance of PCBs.

Key words： Signal integrity， Power integrity， Printed Circuit Board （PCB）， Electromagnetic Compatibility （EMC）

0 引言

汽車電磁環境日益復雜，在電動汽車和混合動力汽車上尤其明顯。如果各種車載設備出現電磁兼容問題，嚴重時會影響汽車正常行駛，因此解決車輛的電磁兼容問題對提升車輛的安全性和可靠性非常重要[1]。目前，汽車印刷電路板（Printed Circuit Board， PCB）是汽車電子設備的主要裝配方式。PCB設計的合理性影響汽車系統正常運行[2]，如果PCB設計不當，將會對汽車電子設備和系統的可靠性產生不利影響[3]。近年，越來越多的研究利用仿真工具分析PCB的板級電磁兼容問題，對PCB進行信號完整性和電源完整性研究[4-5]。在PCB的設計中，電路中的寄生電容和電感會對信號的傳輸產生不必要的信號串擾和反射。這不僅會削弱信號的質量，造成信號能量的損失和誤碼，還會損壞輸出端器件和接收端器件，嚴重時甚至會燒毀器件[6]。因此，解決信號的串擾和反射問題，除了需要依靠工程師的經驗，還需要進行建模和仿真分析[7]。

針對信號完整性和電源完整性等問題，多位專家學者對其展開了大量和深入的研究，文獻[8]主要從過孔、去耦電容、電容耦合、電感耦合、返回路徑等角度入手進行探究；文獻[9]主要使用相關軟件進行仿真分析，并根據仿真結果和參數制作相關物理模型進行測試，最后進行對比分析得出相關研究結論；文獻[10]主要是從理論角度對信號完整性和電源完整性進行研究和分析。李玉山[11]對高速PCB中的微帶線進行了有損傳輸的串擾仿真和分析，研究了高速PCB設計中串擾的產生及有效抑制方法，相關結論對在高速PCB中合理利用微帶線進行信號傳輸提供了一定的依據。

本文結合信號完整性與電源完整性理論，通過仿真的方法深入研究汽車PCB設計中的電磁兼容問題，提出一種新的優化策略，以提高汽車電子設備的可靠性。

1 信號完整性分析

1.1 傳輸線分析

基本電路理論通常假設電路中電壓和電流的幅度及相位在傳輸過程中不發生變化，適用于低頻或短距離傳輸的情況。然而，傳輸線理論考慮了電長度尺寸的影響，適用于電長度與電路尺寸相當或小于電路尺寸的情況。傳輸線理論認為電路中電壓和電流的幅度及相位會發生變化，因此傳輸線可以等效為具有分布參數（如分布電容、分布電感）的電路網絡。在高頻電路中，由于信號的頻譜很高，PCB的走線分布參數效應（如寄生電容、寄生電感）非常顯著，不能簡單地將走線視為理想的導線，必須將各個元器件之間相互連接的線當作傳輸線來處理。由于傳輸線理論能夠更準確地描述高頻信號在走線中的傳輸特性，本文主要基于傳輸線模型對電源信號完整性進行分析。

本文中所提到的傳輸線均為PCB走線，PCB走線一般都看作均勻傳輸線。傳輸線考慮了寄生參數[12]，包括傳輸信號的2條導線：信號路徑和返回路徑，其作用是將信號從導線的一端傳輸到另一端[13]。等效電路模型如圖1所示，Rdx和Ldx為電路中的分布電阻和分布電感，Gdx和Cdx為對參考面的等效電導和等效電容。根據基爾霍夫定律，建立微分方程求解U（x）與I（x）：

[?Uxdx=-RL-jωLIx?Ixdx=-GUx-jωCUx] （1）

式中：R為傳輸線電阻，L為傳輸線電感，G為傳輸線電導，C為傳輸線電容，U（x）為傳輸線分布電壓，I（x）為傳輸線分布電流。

根據歐姆定律[Z0=U（x）/I（x）]可得傳輸線的特征阻抗為：

[Z0=R+jωLG+jωC] （2）

由于PCB的傳輸線多工作于高頻情況下，此時傳輸線的分布感抗會遠大于分布電阻，分布容抗也遠遠大于分布電導，即：

[jωLgt;RjωCgt;G] （3）

此時可以對Z0進行化簡，可得：

[Z0=LC] （4）

在PCB中，常用的傳輸線主要是微帶線和帶狀線。微帶線是位于表面層并附在PCB表面的帶狀走線；帶狀線是位于內層并埋在PCB內部的帶狀走線[14]，微帶線和帶狀線如圖2所示。

對R、L分布電容和分布電感進行積分可得傳輸線的等效電感L0和等效電容C0：

[L0=2xln5.89h0.8W+t] （5）

[C0=2xεr+1.41ln5.98h0.8W+t] （6）

式中：x為傳輸線的長度，h為傳輸線與基準面的高度，W為傳輸線線寬，t為銅箔厚度，[εr]為PCB的介電常數。

1.2 信號的反射分析

信號反射是信號在傳輸線上的回波，是指信號沿傳輸線向前傳播時，時刻都能感受到一個瞬態阻抗，這個阻抗可能是來源于傳輸線本身，也可能來源于中途或末端其他元件。信號不會區分其來源，只能感受到阻抗。如果信號感受到的阻抗是恒定的，就會正常向前傳播，如果信號感受到的阻抗是變化的，不論由什么原因引起（可能是中途遇到的電阻、電容、電感、過孔、PCB轉角、接插件），信號都會發生反射。阻抗不連續的傳輸線模型如圖3所示。

其中，一部分信號功率傳輸到線上并達到負載處，但是一部分信號會被反射，源端與負載端阻抗不匹配會引起線上反射，負載將一部分電壓反射回源端[15]。如果負載阻抗小于源阻抗，反射電壓為負。反之，如果負載阻抗大于源阻抗，反射電壓為正。布線的幾何形狀、不正確的線端接、不連續的電源平面等因素均會導致此類反射。

在傳輸信號電路中增加一個負載電阻Zl，當信號從發射端傳輸到接收端時，由接收端的反射系數決定反射的信號電壓值：

[ρl=Zl-Z0Zl+Z0] （7）

當信號從發射端傳輸到接收端時，由接收端的反射系數決定反射的信號電壓值：

[ρs=Zs-Z0Zs+Z0 ] （8）

假設PCB線條的特性阻抗為50 Ω，傳輸過程中遇到一個100 Ω的貼片電阻，暫時不考慮寄生電容寄生電感的影響，把電阻看成理想的純電阻，那么反射系數為：

[100 Ω-50 Ω100 Ω+50 Ω=13] （9）

則信號有三分之一被發射回源端。如果傳輸信號的電壓是3.3 V，反射電壓就是1.1 V。

傳輸系數為：

[τ=1+ρl] （10）

從反射系數的公式可以看出當Z0=Zl時，反射系數[ρl]=0，此時信號不存在反射，這種情況就是理想的阻抗匹配的狀態。阻抗的反射會與新輸入的信號發生疊加，產生信號過沖，多次反射形成信號振蕩。

在高速電路中，當上升時間小于延遲時間時，從接收端反射回來的信號將無法在發射端信號上升過程中被吸收，從而在發射端或者接收端表現出完整的反射波形，傳輸的信號會在兩端多次反射。傳輸線多次反射如圖4所示。

振蕩現象增加了信號穩定所需的時間，也影響了系統的穩定性。振蕩現象主要包括過沖、下沖和振鈴。過沖是第一個峰值或谷值超過設定電壓。對于上升沿而言，過沖是指最高電壓，而對于下降沿是指最低電壓。過高的過沖能夠觸發保護二極管工作，導致過早的失效。下沖是指緊鄰的下一個谷值或峰值，過高的下沖會引起虛假時鐘或數據錯誤。

為了保證線上信號的傳輸質量，信號完整性的研究至關重要。當信號可以在電路中以正確的時序和電壓做出響應，并且能按要求的時序、持續時間和電壓幅度到達集成電路（Integrated Circuit， IC）時，說明該電路有良好的信號完整性。影響信號質量的因素有很多，其中串擾、反射、諧振、延時、通道陷落等都會對信號質量產生很大的威脅。而且為了保證信號的完整接收，在輸入阻抗匹配、多端網絡互阻抗、去耦電容等方面都要進行可靠的設計。

在高速PCB板設計中，反射是影響信號傳輸性能的重要因素，反射現象將會引起信號的振鈴，而過度的振鈴會造成誤觸發。

2 信號完整性仿真建模

2.1 信號延時反射分析

電路只能按照規定的時序接收數據，過長的信號延遲（delay）可能導致時序和功能的混亂，在低速的系統中不會發生問題，但是信號邊沿速率加快，時鐘速率提高，器件之間的信號傳輸時間以及同步時間就會縮短。

驅動過載、走線過長都會導致延時，必須在越來越短的時間預算中滿足所有門延時，包括建立時間、保持時間、線延遲和偏斜。由于傳輸線上的等效電容和電感都會使信號在數字切換過程中產生延遲，加上反射引起的振蕩回繞，使得數據信號不能滿足接收端器件所需要的正確信號要求。根據時延的概念，可以得出時延的計算公式[12]：

[td=lv=lεrc] （11）

式中[：td]為時延，[l]為傳輸線的長度，[v]為信號再傳輸線上的傳播速度，[εr]為相對介電常數，[c]為光速[12]。

一般來說在傳輸線中造成的信號上升延遲為：

[T10%～90%=2.2C0Z02] （12）

在仿真軟件中通過設置不同的上升沿時間模擬傳輸線的時延特性。仿真傳輸線為微帶線，特性阻抗為60 Ω，仿真頻率為10 MHz。在Candence軟件中建立傳輸線模型，改變發射端信號的上升時間，分別為0.1、0.2、0.6 ns，仿真結果如圖5所示。當信號傳輸時間小于其上升時間的1/6時，接收端未出現明顯的過沖現象，表明信號完整性較高。然而，隨著傳輸時間的增加，信號反射問題逐漸顯現，導致信號質量顯著下降。

2.2 抑制信號反射的阻抗匹配方案

理論上，解決信號的反射問題除了控制線寬、優化過孔設計與數量外，最有效的方法是采用合理的阻抗匹配方案。即在信號的發送端或者接收端進行阻抗匹配，常見的端接方式有串聯端接、戴維南端接、RC交流端接和二級管端接。

2.2.1 串聯端接

串聯端接是在信號的發送端串聯一個匹配電阻Rs，并且要求其與發送端器件的輸出阻抗R0之和等于傳輸線的阻抗Z0。阻抗電阻必須直接位于驅動器的輸出，而且在元件和電阻間不能使用過孔，串聯電阻計算公式為：

[RS=Z0-R0] （13）

這種匹配方式只實現了發送端匹配，信號傳輸路徑上地電平約為驅動電平的一半，而接收端器件阻抗較大，反射系數近似為1，從而造成接收端的全反射，全反射后接收端電平正好等于發送端的驅動電平。

在Candence軟件中創建串聯端接仿真模型，并對串聯端接進行仿真測試，分別接入0、10、30、50 Ω的串聯端接電阻進行仿真，仿真結果如圖6所示。

通過仿真結果可以看出，在發送端不接入串聯端接時，信號的反射現象十分明顯；接入10 Ω串聯電阻時，反射現象得到一定程度的抑制；接入30 Ω的串聯電阻時，信號的反射現象抑制效果最為明顯，信號傳輸質量最佳；接入50 Ω的串聯電阻時，阻值過大信號存在欠沖現象。根據阻抗匹配的基本理論，得出最合適的串聯阻值為30 Ω。

但是由于許多驅動器都是非線性驅動器，驅動器的輸出阻抗隨著器件邏輯狀態的變化而變化，從而導致串聯匹配電阻的合理選擇更加復雜。因此，很難應用簡單的設計公式為串聯匹配電阻選擇最合適的值。

2.2.2 戴維南端接

戴維南終端匹配技術也被稱為雙電阻終端匹配技術，采用兩個電阻實現終端匹配，戴維南端接示意如圖7所示。RTH和RTL的并聯組合需要與信號線的特征阻抗Z0匹配。RTH的作用是通過從VCC向負載注入電流幫助驅動器更加容易地到達邏輯高狀態。與此類似，RTL的作用是通過RTL向地釋放電流，幫助驅動器容易進入邏輯低狀態。

戴維南端接的電阻計算公式為：

[RTH·RTLRTH+RTL≈Z0] （14）

在Candence軟件中創建戴維南端接仿真模型，并對戴維南端接進行仿真測試，如圖8所示。

通常戴維南端接用于驅動器驅動能力不足，必須使用末端并聯端接的場合。上拉電阻能夠提供一部分驅動電流給負載以幫助驅動器驅動高電平，下拉電阻能夠吸收一部分電流以幫助驅動器驅動低電平。由仿真結果可知，在信號傳輸線加入戴維南端接可以有效抑制信號的多次反射，保證信號傳輸的完整性。

2.2.3 RC交流端接

RC終端匹配技術也稱之為AC終端匹配技術，由一個電阻R和一個電容C組成，電阻R和電容C連接在傳輸線的負載一端，RC端接如圖9所示。電阻R的值必須同傳輸線的特征阻抗Z0值匹配才能消除信號的反射。電容值的選擇卻十分復雜，這是因為電容值太小會導致RC時間常數過小，使該RC電路類似一個尖銳信號沿發生器，從而引起信號的過沖與下沖，另一方面，較大的電容值則帶來更大的功率消耗。

通常情況下，要確保RC時間常數大于該傳輸線負載延時的2倍。終端匹配元器件上的功率消耗是頻率、信號占空比及過去數據位模式的函數。以上所有因素都將影響終端匹配電容的充電和放電特性，從而影響功率消耗。

在Candence軟件中創建RC交流端接仿真模型，并對RC交流端接進行仿真測試，改變端接的電容值和傳輸線的延時判斷對傳輸信號質量的影響。仿真波形如圖10和圖11所示。

通過仿真對比10、20、50、100 pF的電容，可明顯看出電容數值越大，信號的接收上升沿時間就越慢；電容過大影響了信號的高電平幅度；頻率越高，電容的數值就越小。

分別設置0.1、0.2、0.5、0.8、1.0 ns的延時進行仿真，結果表明，延時時間越長，信號反射越大、質量越差，所以RC端接元件越靠近接收端得到的信號質量越高。

2.2.4 二極管端接

二極管端接技術由兩個肖特基二極管組成，如圖12所示。當接收器輸入端的電壓超過電源電壓VCC與二極管正向偏置電壓之和時，二極管將進入正向導通狀態，并與VCC形成通路。此時，二極管通過導通將信號的過沖電壓箝位在VCC與二極管閾值電壓之和的水平，從而有效抑制過沖現象。

同樣，接地的二極管也可以將信號的下沖限制在二極管的正向偏置電壓內。二極管本身不吸收能量，而是將能量導向電源或者接地，從而使傳輸線上出現多次信號反射。由于傳輸線上的電阻性損耗，反射信號會逐漸衰減。能量的損耗限制了信號反射的幅度，以確保信號的完整性。

在Candence軟件中創建二極管端接仿真模型，并對二極管端接進行仿真測試，對比加入二極管前后信號傳輸質量，如圖13所示。

在信號接收末端加入并聯二極管，信號的反射問題無論在二極管端接時還是沒有二極管端接時都存在，但是二極管端接無需考慮阻抗匹配原則，當不清楚傳輸線的阻抗時，可以采用這種終端匹配技術。

3 電源完整性的理論與仿真方法分析

在高速電路的設計中，芯片的工作電壓越來越低，而工作速度越來越快，功耗越來越大，單板的密度也越來越高，在考慮信號完整性的同時，對電源供應系統在整個工作頻帶內的穩定性提出了更高的要求[15]。電源完整性（Power Integrity， PI）的設計影響著系統的性能，如整機可靠性、信噪比與誤碼率電磁干擾（Electromagnetic Interference， EMI）、電磁兼容性（Electromagnetic Compatibility， EMC）等重要指標[16]。板級電源通道阻抗過高和同步開關噪聲過大會帶來嚴重的電源完整性問題，這會給器件及系統工作穩定性帶來致命的影響[17]。電源完整性設計就是通過合理的平面電容、分立電容、平面分割應用確保板級電源通道阻抗滿足要求，確保板級電源質量符合器件及產品要求，確保信號質量及器件、產品穩定工作。因此，提供一個良好的電源分配網絡非常重要[18]。

3.1 電源分配網絡的組成

為了保證集成電路（Integrated Circuit， IC）焊盤間的供電電壓穩定，使得信號的地彈問題和電磁干擾問題最小化，在對PCB進行設計時，主要采用的是電源分配網絡（Power Distribution Network， PDN）來滿足電源的穩定性要求。PDN主要由電源模塊（Voltage Regulator Module， VRM）、電源地平面和去耦電容3個模塊組成[19]。如圖14所示，電源能量從VRM出發經過PCB電源平面和地平面，隨后到達芯片內部。

3.2 基于目標阻抗法的PDN仿真

在電源完整性的設計中，PDN的作用是提供一個低阻抗的信號返回路徑。提供低阻抗路徑的最簡單方法是使互連足夠寬，從而使返回的電流盡可能分開，并且讓信號線保持分離，如果不同信號返回電流互相重疊，會導致開關噪聲。該問題產生的根源是電壓下沉，使用穩定度更高的芯片也不能解決該問題，因為電壓下沉來源于互連的阻抗[20]。從電源平面和電源地平面看，PDN通常是一個與頻率相關的阻抗，表示為Z（ f ）。當具有一定頻譜寬度的電流I（ f ）流過該PDN時，PDN將產生壓降，公式為：

[Vf=If×Zf] （15）

3.2.1 PDN的目標阻抗設計法

PDN的目標阻抗設計法要求從芯片的角度看輸入阻抗在關注的頻率范圍內都小于目標阻抗數值，也就是說，要呈現低阻抗的特征。這種方法將PDN看成一個系統，以平均電流激勵系統。由于實際PDN網絡諧振的存在，PDN的阻抗設計需要合理選擇關注頻率范圍，并通過利用去耦電容的反諧振點阻抗最小的特點來降低PDN輸入阻抗。目標阻抗的計算公式為

[Ztargetlt;VDD×rippleItransient] （16）

式中：[Itransient]為最壞情況下的瞬時電流，[Ztarget]為目標阻抗，[ripple]為可容許的波紋，[VDD]為特定的供電電壓。

最佳的PDN阻抗值應低于但不應遠低于目標阻抗值，一般在芯片的數據手冊中不會提供最壞情況下的瞬時電流，但是一般會給出每個電壓軌道的峰值電流[Imax]，可估算出瞬時電流為：

[Itransient=0.5Imax] （17）

3.2.2 VRM的PDN仿真

為了改善PDN的設計，降低PDN的阻抗，消除諧振峰的影響，可以在PCB設計時，加入去耦電容，通過電容的反諧振點來改善PDN的阻抗。去耦電容的主要工作方式是提供局部的直流電源給有源器件，把輸出信號的干擾作為濾除對象，以減少開關噪聲在板上的傳播和將噪聲引導到地。去耦電容主要起到電池的作用，滿足驅動電路中電流的變化，避免相互間的耦合干擾。

將芯片模型導入仿真軟件Candence的Power SI仿真模塊，導入封裝模型，添加阻焊層和VRM模型，引腳接入不同的Vdd。導入的3D模型如圖15所示。

隨后對層疊進行修改設置，手動創建晶圓端口，設置仿真頻率為10 MHz到3 GHz，線性掃描模式，設置PDN的信號網絡阻抗為50 Ω，最后執行仿真，得到芯片的S參數曲線。可以得到芯片的回波損耗和傳輸損耗和頻率之間的關系。如圖16所示，其中，S12為反向傳輸系數，即隔離；S21為正向傳輸系數，即增益；S11為輸入反射系數，即輸入回波損耗；S22為輸出反射系數，即輸出回波損耗。

提取電源的自阻抗曲線，如圖17所示，可以看出在Z阻抗的參數曲線中，電源在頻域圖中測試的范圍內，高頻阻抗越小電源中的高次諧波成分與地平面（Ground Plane， GND）耦合性越好，圖17中在1.05 GHz和1.30 GHz時阻抗較高，超過了80 Ω，說明較高的波峰頻率會造成EMI干擾問題。

Z阻抗的參數曲線中，電源在頻域圖17中測試的范圍內，高頻阻抗越小越好。高次紋波被GND吸收的能量越多，得到的波峰就越低，阻抗表現就越平坦，則芯片使用的直流電源就越干凈，能夠有效確保元器件的電源完整性。

對于完整的電源平面結構，可通過合理配置EMI電容優化平面各區域的阻抗特性。當電源平面各處的阻抗被充分降低時，電流將均勻回流至地平面，并被地平面有效吸收，從而顯著降低電源平面的電磁干擾。因此，在信號線輸入端口處添加EMI電容是實現這一目標的有效方法。

通過圖18的仿真曲線可以看出，在電源端口添加EMI電容后，電源的子阻抗明顯減小，由約為80 Ω降到不到0.2 Ω。由此可以得出EMI電容對電源自阻抗的削減和EMI的抑制有良好的效果。

4 結束語

本文主要研究了PCB電路板中出現的反射、振鈴等信號完整性問題，通過仿真軟件分析不同信號上升沿時間對信號質量的影響，并基于阻抗匹配原則的電路設計的基礎理論，提出了抑制信號反射的措施，利用Cadence仿真軟件測試了串聯端接、戴維南端接、RC端接以及二極管端接4種端接方式對信號反射的抑制效果。通過仿真結果可知，串聯端接、戴維南端接以及RC端接在普遍條件下對信號的反射均有良好的抑制作用，而二極管端接作用不明顯。

PDN是PCB正常工作的基礎，而降低電源的自阻抗是電源完整性設計的關鍵，本文提取電源的自阻抗曲線，分析諧振點所在的頻率位置，結合相應的頻率選取相應容值的EMI電容，并在信號線的傳輸端口設置EMI電容。通過仿真結果可知，相應頻率的電源自阻抗得到了明顯的降低，達到抑制EMI的目的，符合電源完整性設計的要求。

本文對PCB電磁兼容的仿真研究具有一定的實際意義，對于PCB傳輸線信號完整性以及電源完整性的設計有一定的完善，但是仿真電路模型較為單一，需選取更多的PCB模型進行更進一步的仿真研究。

參 考 文 獻

[1] 袁帥. 高速PCB中傳輸線與過孔的信號完整性分析與優化設計[D]. 成都： 電子科技大學， 2021.

[2] LING F， CAI K， SEN B. Fast Full Board Crosstalk Scan for Signal Integrity Sign-Off for High Speed PCB Designs[C]//2018 IEEE Symposium on Electromagnetic Compatibility， Signal Integrity and Power Integrity （EMC， SI amp; PI）. Long Beach： IEEE， 2018： 122-125.

[3] YE X， YE C. Transmission Lines and Basic Signal Integrity[C]// 2018 IEEE Symposium on Electromagnetic Compatibility， Signal Integrity and Power Integrity （EMC， SI amp; PI）. Long Beach： IEEE， 2018： 1-51.

[4] TANG T， WRAY B， MURUGAN R. Die-Package-PCB Signal Integrity Performance Debug of a High-Speed （25Gbps） Retimer： Simulation to Measurement Correlation[C]// 2020 IEEE International Symposium on Electromagnetic Compatibility amp; Signal/Power Integrity （EMCSI）. Reno： IEEE， 2020： 170-175.

[5] HU K. Design and Characterization of Differential Signal Integrity Interconnects at Millimeter-Wave PCB[C]// 2020 IEEE International Symposium on Electromagnetic Compatibility amp; Signal/Power Integrity （EMCSI）. Reno： IEEE， 2020： 90-95.

[6] HUA M， MINXI N， ANJU T， et al. Power and Signal Integrity Analysis of High-Speed Mixed-Signal Backplanes Based on VPX[C]// 2018 IEEE Symposium on Electromagnetic Compatibility， Signal Integrity and Power Integrity （EMC， SI amp; PI）. Long Beach： IEEE， 2018： 577-581.

[7] BOGATIN E. Signal Integrity Analysis[M]. 北京：電子工業出版社， 2005.

[8] LI X M， HU S Q， ZHANG J M， et al. Signal Integrity of High-performance and Real-Time Signal Processing System[C]// IET International Radar Conference 2013. Xi’an： IET， 2013： 9-11.

[9] GUPTA K， GARG ， BAHL L， et al. Microstrip Lines and Slotlines[M]. Norwood， MA： Artech House. 1996： 357-363.

[10] HURAY P G. The Foundations of Signal Integrity[M]. Hoboken： John Wiley amp; Sons Inc， 2009.

[11] 李玉山， 蔣冬初. 高速PCB中微帶線的串擾分析[J]. 海南大學學報（自然科學版）， 2009， 27（2）： 160-163.

[12] 趙爽. 基于CST軟件的PCB板電磁兼容仿真技術研究[D]. 哈爾濱： 哈爾濱工程大學， 2013.

[13] 黃昊. 高速數字電路信號完整性與電源完整性協同仿真新方法研究[D]. 杭州： 浙江大學， 2023.

[14] HU K. PCB Parameter Extraction for Signal Integrity Modeling[C]// 2022 IEEE International Symposium on Electromagnetic Compatibility amp; Signal/Power Integrity （EMCSI）. Spokame： IEEE， 2022： 93-96.

[15] 李芳.基于信號完整性仿真的高速電路板設計研究[J].現代信息科技， Spokane： 2021， 5（04）： 43-47.

[16] 茍輝， 汪忠林， 李堅. 基于高速PCB的信號完整性分析[J]. 電腦編程技巧與維護， 2022 （4）：107-109.

[17] LECOQ X， LIPANI A， STEMMER S， et al. Power Integrity Flow for Mixed-Signal NVM Flash IP[C]// 2019 IEEE 23rd Workshop on Signal and Power Integrity （SPI）. Chambéry： IEEE， 2019： 1-3.

[18] 侯永彬， 王志成. 高速電路板電源完整性問題分析及解決方案[J]. 信息通信， 2020（5）： 94-95.

[19] 蔣南平. 高性能ADC的信號及電源完整性設計與分析[D]. 南京： 東南大學， 2020.

[20] 陳章進， 王文磊， 季淵， 等. 傳輸線中高速信號反射建模分析與優化[J]. 上海大學學報（自然科學版）， 2021， 27（3）： 503-513.

（責任編輯 明慧）