基于FPGA的高速數(shù)據(jù)采集平臺設(shè)計

在數(shù)字信號處理領(lǐng)域中，隨著器件的不斷更新和發(fā)展，芯片處理速度越來越快，在某些場合和領(lǐng)域中對數(shù)據(jù)采集速度也有更高的要求，這就使得高速數(shù)據(jù)采集系統(tǒng)應(yīng)用越發(fā)廣泛。在高速數(shù)據(jù)采集系統(tǒng)中，其核心器件是A/D轉(zhuǎn)換器，高采樣率、高精度的A/D轉(zhuǎn)換器性能決定了其高速數(shù)據(jù)采集系統(tǒng)的性能，同時為了解決采樣后續(xù)處理速度問題，也需要后續(xù)處理采用高速處理芯片。

本文設(shè)計了一種基于ALTERA公司Stratix系列FPGA器件EP1S40的高速數(shù)據(jù)采集平臺，其中高速A/D轉(zhuǎn)換器采用了1片國家半導(dǎo)體公司（National Semiconductor）的高速采樣器件ADC08D1000芯片，其最高單通道采樣頻率達1.3 GHz。

一、高速數(shù)據(jù)采集平臺結(jié)構(gòu)

基于FPGA的高速數(shù)據(jù)采集平臺硬件原理框圖如圖1所示，該高速數(shù)據(jù)采集平臺可實現(xiàn)雙通道數(shù)據(jù)采集，即1片ADC08D1000內(nèi)部集成了雙通道采樣器。轉(zhuǎn)換后的數(shù)字信號送入FPGA進行采集后數(shù)據(jù)的處理。由于采樣后數(shù)據(jù)率較高，因此需要FPGA具有LVDS接口以便接收高速數(shù)據(jù)。

二、系統(tǒng)各部分組成設(shè)計

1.A/D轉(zhuǎn)換器電路

ADC08D1000是雙通道低功耗的高速8位A／D轉(zhuǎn)換器，全功率帶寬(FPBW)為1.7 GHz，用單電源1.9 V供電，功耗只有 1.6W。利用內(nèi)置的兩個轉(zhuǎn)換器進行交替取樣，便可將每一通道的取樣速度提高至 2 GSPS。每個通道均為差分輸入，采樣范圍可選為650 mV或870 mV(峰-峰值)。該芯片的三線串行總線控制取樣率的調(diào)校幅度、芯片的其他功能以及獨立控制的 I 與 Q 通道的增益與補償微調(diào)功能。

2.時鐘電路

時鐘電路采用了ADF4360為系統(tǒng)提供1GHz的時鐘。該芯片是個集成的整數(shù)N合成器和壓控振蕩器（VCO），中心頻率由外置電感決定。采用簡單的3線控制來完成所有寄存器的控制與使用。

該芯片輸出頻率計算公式如下：

其中， 為輸入?yún)⒖碱l率；P為分頻模數(shù)；A，B，R分別為三個寄存器的輸入值。ADF4360 -7芯片提供8 /9或16/17兩種計數(shù)模式，一般情況下，當輸出頻率較高的時候選用16 /17計數(shù)器，輸出頻率較低的選用8/9計數(shù)器。

3.FPGA及外圍電路

FPGA是現(xiàn)場可編程陣列(FieldProgrammable Gate Array)的簡稱。FPGA器件是一種由用戶根據(jù)所設(shè)計的數(shù)字電路系統(tǒng)的要求，在現(xiàn)場由自己配置、定義的高密度專用數(shù)字集成電路。它具有小型化、低功耗、可編程、數(shù)字化和快速、方便、實用的特點。Stratix系列FPGA的基本結(jié)構(gòu)主要包括: 可配置邏輯單元（CLBs），CLBs用于實現(xiàn)用戶設(shè)計的邏輯功能；輸入輸出塊（IOBs），IOBs提供封裝引腳和CLBs之間的接口，CLBs利用一個通用的布線矩陣實現(xiàn)互連。可提供高達11萬門的邏輯電路，超過300MHz的工作頻率。FPGA采用類似門陣列的內(nèi)部結(jié)構(gòu)，基本都為SRAM類型，可以在系統(tǒng)帶電運行時對FPGA進行在線重構(gòu)造。正是因為FPGA具備編程靈活性，它的應(yīng)用領(lǐng)域不斷擴大。FPGA的配置方式如表1所示。

表1FPGA的配置方式

配置方式典型用途

快速被動并行

FPP通過一個并行同步的配置器件來配置，或者通過實時下載八位配置數(shù)據(jù)的微處理器接口來配置

被動串行

PS通過一個串行同步微處理器接口來配置，或者通過masterblaster通信電纜、USB Blaster、ByteBlaster或者是ByteBlasterMV并口下載電纜來配置。

異步被動并行

PPA通過一個異步并行微處理器接口來配置，在這種配置方式中，微處理器將目標器件看作一個存儲器。

JTAG配置通過IEEE Std.1149.1 JTAG引腳來配置，可以通過下載電纜或者是嵌入式器件來實現(xiàn)JTAG配置。

本設(shè)計采用被動串行方式配置FPGA，EP1S40芯片采用串行配置時使用一片EPC16。

4.USB接口電路

USB接口電路主要采用了Cypress公司的USB2.0的集成微控制器CY7C68013，它內(nèi)部集成了1個增強型的8051、3個8位I／O口、16位地址線、1個USB數(shù)據(jù)收發(fā)器、1個智能USB串行接口引擎、8.5 KB的RAM和4K的BFIFO等。增強性8051內(nèi)核完全與標準8051兼容，而性能可達到標準8051的3倍以上。USB控制器結(jié)構(gòu)如圖2所示。

本文設(shè)計了一種基于FPGA的高速數(shù)據(jù)采集平臺，該高速數(shù)據(jù)采集平臺可實現(xiàn)雙通道1GSPS的采樣。在交叉采樣模式下可以實現(xiàn)單通道2GSPS的采樣。該高速數(shù)據(jù)采集平臺由于采用了FPGA，可以通過修改FPGA內(nèi)部程序來配置不同的數(shù)據(jù)處理方案，具有較強的通用性，同時也具有較高的應(yīng)用價值。

（作者單位：廣東省河源市技工學(xué)校）