基于FPGA的地震計標定信號發生器的設計與實現

黃儒，章國寶，黃永明

（東南大學自動化學院，江蘇南京210096）

地震計是地震臺的基本設備之一。地震計的標定過程是對地震計特性參數進行評判的一種簡易手段。它將特定的標定信號輸入至地震計的標定線圈內，由于電磁感應原理，標定線圈與磁鋼之間產生的策動力矩迫使擺產生振動，從而在工作線圈中產生電壓輸出，通過分析輸出與輸入信號之間的幅值、相位關系等，可以基本掌握地震計的工作性能[1]。

使用不同的信號標定，可以獲得地震計的各種不同的參數和性能。地震計常用標定信號有正弦信號、方波信號、偽隨機二進制信號等。筆者設計一款基于FPGA的地震計標定信號發生器，是地震電磁信息采集系統的子模塊，能產生標定所需信號，與地震電磁信息采集系統一起完成地震計的標定工作。

1 信號發生原理

1.1 DDS（直接數字頻率合成）技術

DDS或DDFS是Direct Digital Frequency Synthesis的簡稱，DDS技術被視為第三代頻率合成技術，它突破了PLL技術和直接模擬合成兩種頻率合成法的原理，從“相位”的概念出發進行頻率合成，這種方法不僅可以產生不同頻率的正弦波，而且可以控制波形的初始相位。甚至還可以用DDS方法產生任意波形(AWG)。DDS具有頻率分辨率高、切換速度快、輸出信號相位連續、可輸出任意波形信號、能夠實現全數字自動化控制等優點，使其已成為雷達、通信、工程設計等系統信號源的首選。DDS也具有一定的局限性，主要表現在輸出頻帶范圍有限和輸出雜散度大。本文中DDS技術主要用來產生正弦波。

DDS技術的核心是相位累加器，它類似一個計數器。每來一個時鐘信號，相位累加器的輸出就增加一個步長的相位增加量，其大小由頻率控制字來確定。信號波形的數據表包含待產生信號一個周期的幅度—相位信息。從數據表中讀出相位累加器輸出相位信號值對應的幅度數據，通過DAC將該數據轉換成所需的模擬信號波形輸出，低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號[2]。相位累加器的相位累加為循環迭加，這樣使得輸出信號的相位是連續的。相位累加器進行線性相位累加，當相位累加器加至全1時產生一次計數溢出，這個溢出率即為輸出信號的頻率。DDS可以產生任意頻率任意形狀的波形[3]，如圖1所示。

圖1 DDS信號合成Fig.1 DDS signal synthesis

如果相位累加器的位數為N，頻率控制字內的相位增量為△Phase，參考時鐘頻率為fCLKIN，則DDS系統輸出信號的頻率fOUT為：

輸出信號的頻率分辨率為：

本文使用DDS技術產生正弦波。

1.2 偽隨機序列與m序列[4]

偽隨機序列是一種可以預先確定并可以重復地產生和復制，又具有隨機統計特性的二進制碼序列。之所以稱其為偽隨機序列，是因為它表現出白噪聲采樣序列的統計特性，在不知其生成方法的偵聽者看來像真的隨機序列一樣。

m序列是最長線性反饋移位寄存器序列的簡稱，是偽隨機序列的一種情況。它是由帶線性反饋的移位寄存器產生的周期最長的一種序列。m序列可以利用n級移位寄存器產生，可能產生的最長周期為2n-1。m序列發生器的結構主要分為兩類，一類稱為簡單型碼序列發生器（Simple Shift Register Generator，SSRG），另一類稱為模塊型碼序列發生器（Modular Shift Register Generator，MSRG）。圖2給出的屬于SSRG結構，其中Cn，Cn-1，…，C0為反饋系數，也是特征多項式系數。這些系數的取值為“1”或“0”，“1”表示該反饋支路連通，“0”表示該反饋支路斷開。反饋線的連接狀態不同，就可能改變此移位寄存器輸出序列的周期P。

圖2 線性反饋移位寄存器Fig.2 Linear Freeback Shift Register

設n級移位寄存器的初始狀態為:a1，a2，…，an，經過一次移位后，狀態變為a0，a1，a2，…，an+1。經過n次移位后，狀態為an-1，an-2，…，a1，a0，再移位一次時，移位寄存器左端得到新的輸入an，如圖2所示，可以寫為：

本文使用m序列產生所需的偽隨機二進制信號。

2 硬件設計

硬件設計的系統框圖如圖3所示。

圖3 系統框圖Fig.3 Block diagram of system

采用Altera的EP2C8T144C8 FPGA為控制核心，通過RS232串行通信總線與地震電磁信息采集系統主控制器通信，接收其控制命令。使用FPGA和16位串行DAC芯片DAC8560產生地震計標定所需的正弦波、方波、偽隨機序列等信號。DAC產生的電壓信號通過模擬開關1分兩路輸出，一路為正弦信號，經過二階巴特沃茲濾波器濾波，再經過由數字電位計組成的可由FPGA程控的調幅電路；另一路為方波和偽隨機序列，兩路信號經過模擬開關2，該模擬開關的輸出經過電壓電流轉換電路成為電流信號。電壓電流信號經過模擬開關3輸出。FPGA控制系統中的模擬開關的選通和關閉可以確定最終輸出的信號類型。

2.1 DAC及偏置電路設計

FPGA通過SPI串行通信接口控制DAC8560。使用外部5 V參考電壓，DAC8560輸出電壓范圍為0～5 V，要得到-5～+5 V電壓輸出，需要加偏置電路。圖4為DAC及偏置電路。由電路圖，可得：

其中Vo為輸出電壓，D為輸入至DAC8560的數字量。

圖4 DA及偏置電路Fig.4 DA and bias circuit

2.2 濾波器設計

本文使用巴特沃茲濾波器[5]對DAC輸出的正弦波濾波。分析系統，按如下技術指標設計濾波器：

其中αmax為通帶最大衰減，ωp為通帶邊界頻率，αmin為阻帶最小，ωs衰減阻帶邊界頻率。理論濾波器傳遞函數為：

實際電路由于阻容元器件參數限制，傳遞函數為：

2.3 調幅電路設計

調幅電路基于數字電位計X9118，FPGA通過類似I2C的2線串行總線接口控制X9118。改變X9118的電阻，可改變放大電路的增益，從而達到電壓調幅的目的。電路如圖5所示。可以推導得出

其中Vo為調幅電路輸出電壓，Vi為調幅電路輸入電壓，D為數字電位計輸入的數字量。改變輸入的D值，就可以程控輸出電壓幅度。

圖5 調幅電路Fig.5 Amplitude modulation circuit

2.4 電壓電流轉換電路

如圖6，可以推導得出，只要R1/R2=R3/R4，可得

其中IL為負載端的電流，V為輸入電壓。實際電路中為確保滿足R1/R2=R3/R4，加入一個可調電阻。

圖6 電壓/電流轉換電路原理圖和實際電路圖Fig.6 Schematic and real circuit for V/I transform

3 軟件設計

本文使用Verilog語言編寫系統軟件，開發時遵循自頂向下的原則，將系統層次化和模塊化。按照響應速度，將系統軟件分為3個層次：控制層、解析層、執行層。各層包含了實現各自功能的模塊。圖7所示為系統的軟件系統框圖。按照信號的流向，前端模塊的輸出驅動后端模塊更新其狀態機[6]的狀態。

3.1 執行層

3.1.1 通 訊模塊

圖7 軟件系統框圖Fig.7 Block diagram of software system

串口接收模塊將異步串行總線電平信號轉化成字節流，每收到一個字節會產生一個data_ready脈沖信號，驅使解析器更新信息。

串口發送模塊將解析器產生的字節流轉化成異步串行電平信號。

3.1.2 芯 片控制器

芯片控制器包括DAC8560控制器、X9118控制器、模擬開關控制器等。其功能是將波形發生器產生的數字信號從串行總線發送到各個芯片，或根據波形要求選通或關斷模擬開關。

3.2 解析層

3.2.1 命 令解析器

命令解析器將通訊模塊發出的字節流按照既定的協議解析為各種命令，使控制層知道需要產生何種信號及其參數。

打包應答數據子模塊將控制器應答信號按照既定的協議打包成字節流，交給通信模塊發出。

3.2.2 波 形發生器

正弦波發生器實現了DDS算法，產生頻率幅值可調的正弦波。

方波發生器產生幅度、寬度可調的方波。偽隨機序列發生器產生m序列。

3.3 控制層

控制器模塊根據解析層提供的命令控制波形發生器產生相應波形，并根據協議產生相應的應答數據。

4 結束語

將地震標定信號發生器應用于實驗室與江蘇省地震局聯合開發的DUF-24IP型地震電磁信息采集系統，可以通過主控器發送命令，產生標定所需信號，完成地震計標定工作。

[1]劉慶偉.FBS-3A型反饋式寬頻帶地震計電流標定方法研究[J].地震報，2001，23（2）:192-202.

LIU Qing-wei. Study on the calibration of feedback boardband seismometer FBS-3A with current signal[J].Acta Seismologica Sinica，2001，23（2）:192-202.

[2]萬其力，吳文彪.基于DDS及單片機的函數產生器設計[J].西安郵電學院學報，2003，8（3）:35-38.

WAN Qi-li，WU Wen-biao.Function generator based on DDS and MCU[J].Journal of Xi’an University of Post and Telecommunications，2003，8（3）:35-38.

[3]Varnes R S，Ball J A R，Hancock N H.A dual-output，coherent signal generator using direct digital synthesis[J].Instrumentation and Measurement Technology Conference Otlawa，1997（5）:19-21.

[4]王會華，李保平.m序列發生器的設計與實現[J].北京電子科技學院報，2007，15（2）:58-61

WANG Hui-hua，LI Bao-ping.Design and realize of m sequence generator[J].Journal of Beijing Electronic Science and Technology Institute，2007，15（2）:58-61.

[5]劉京南.電子電路基礎[M].北京：電子工業出版社，2003.

[6]劉小平，何云斌，董懷國.基于Verilog HDL的有限狀態機設計與描述[J].計算機工程與設計，2008，29（4）:958-960.

LIU Xiao-ping，HE Yun-bin，DONG Huai-guo.Design and description of finite state machine based on verilog HDL[J].Computer Engineering and Design，2008，29（4）:958-960.