MFSK調(diào)制電路的FPGA設(shè)計與仿真

雷能芳

（渭南師范學(xué)院 物理與電子工程系，陜西 渭南 714000）

數(shù)字調(diào)制信號又稱為鍵控信號，數(shù)字調(diào)制過程中處理的是數(shù)字信號，而載波有振幅、頻率和相位3個變量，且二進(jìn)制的信號只有高低電平兩個邏輯量1和0，所以調(diào)制的過程可用鍵控的方法由基帶信號對載頻信號的振幅、頻率及相位進(jìn)行調(diào)制，最基本的方法有3種：正交幅度調(diào)制（QAM）、頻移鍵控（FSK）、相移鍵控（PSK）。根據(jù)所處理的基帶信號的進(jìn)制不同分為二進(jìn)制和多進(jìn)制調(diào)制（M進(jìn)制）。多進(jìn)制數(shù)字調(diào)制與二進(jìn)制相比，其頻譜利用率更高[1]。筆者研究了基于DDS技術(shù)的MFSK（多頻鍵控）調(diào)制電路FPGA實現(xiàn)方法，并給出了simulink環(huán)境下的仿真結(jié)果。

1 DDS工作原理

DDS主要由相位累加器、函數(shù)表ROM存儲器、D/A轉(zhuǎn)換器及低通濾波器組成，其基本原理如圖1所示。正弦波的信號幅值以數(shù)據(jù)表的形式存儲在ROM存儲器中，相位累加器在時鐘的作用下以頻率控制字為步進(jìn)進(jìn)行相位累加，累加結(jié)果依次作為ROM存儲器的地址，取出相應(yīng)的幅值數(shù)據(jù)送D/A轉(zhuǎn)換器，以產(chǎn)生階梯波形，階梯波形經(jīng)低通濾波器濾波后得到相應(yīng)的正弦波。

設(shè)時鐘頻率為fc，輸出頻率為fo，頻率建立字用相位增量△φf表示。

圖1 直接數(shù)字頻率合成器原理框圖Fig.1 Schematic of DDS

輸出頻率與查詢表ROM的輸出位數(shù)M無關(guān)。在一定的時鐘頻率fc下，相位增量△φf決定了合成信號的頻率，因此△φf被稱為頻率控制字，習(xí)慣上用K表示。因此合成信號的頻率為

當(dāng)時鐘頻率fc固定時，改變頻率控制字，可以改變合成信號的頻率fo。當(dāng)K=1時，輸出頻率最低，即

式中，△fo為DDS的頻率分辨率。

2 MFSK調(diào)制電路的基本原理

MFSK系統(tǒng)是2FSK（二頻鍵控）系統(tǒng)的推廣，該系統(tǒng)有M個不同的載波頻率可供選擇，每一個載波頻率對應(yīng)一個M進(jìn)制碼元信息，即用多個頻率不同的正弦波分別代表不同的數(shù)字信號，在某一碼元時間內(nèi)只發(fā)送其中一個頻率。

MFSK調(diào)制電路原理圖如圖2所示[3]。圖中串／并變換電路和邏輯電路將輸入的二進(jìn)制碼轉(zhuǎn)換成M進(jìn)制的碼，將輸入的二進(jìn)制碼每k位分為一組，然后由邏輯電路轉(zhuǎn)換成具有多種狀態(tài)的多進(jìn)制碼。控制相應(yīng)的M種不同頻率振蕩器后面所接的門電路，當(dāng)某組二進(jìn)制碼來到時，邏輯電路的輸出一方面打開相應(yīng)的門電路，使該門電路對應(yīng)的載波發(fā)送出去，同時關(guān)閉其他門電路，不讓其他載波發(fā)送出去。每一組二元制碼（log2M位）對應(yīng)一個門打開，因此只有M種頻率中的一種被送出。因此，當(dāng)一組組二進(jìn)制碼輸入時，加法器的輸出便是一個MFSK波形。

圖2 MFSK調(diào)制電路原理圖Fig.2 Schematic of MFSK modulator circuit

3 MFSK調(diào)制電路框圖

MFSK調(diào)制電路框圖如圖3所示（M=4）。其主要由串/并轉(zhuǎn)換器、正弦載波發(fā)生器及4選1數(shù)據(jù)選擇器等組成。其中正弦載波發(fā)生器是調(diào)制電路的核心，它是基于DDS（直接數(shù)字頻率合成）技術(shù)進(jìn)行設(shè)計的。串/并轉(zhuǎn)換器將基帶信號轉(zhuǎn)換成兩路并行信號輸出，并行輸出信號共有4種狀態(tài):“00”、“01”、“10”及“11”。 4 選 1 數(shù)據(jù)選擇器受并行輸出信號的控制，因而可對4個不同的頻率控制字f1、f2、f3、f4進(jìn)行選擇，得到需要的MFSK調(diào)制信號。

圖3 MFSK調(diào)制電路框圖Fig.3 Block diagram of MFSK modulator circit

4 MFSK調(diào)制電路的FPGA設(shè)計與仿真驗證

DSP Builder是美國Altera公司推出的一個面向DSP開發(fā)的系統(tǒng)級工具，作為Matlab的一個Simulink工具箱，可以幫助設(shè)計者完成基于FPGA的DSP系統(tǒng)設(shè)計的整個流程：通過Simulink的圖形化界面進(jìn)行建模和系統(tǒng)級仿真，并自動調(diào)用QuartusⅡ等EDA設(shè)計軟件，完成綜合、網(wǎng)表生成以及器件適配乃至FPGA的配置下載等，使得系統(tǒng)描述與硬件實現(xiàn)有機(jī)地融為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動化開發(fā)的特點與優(yōu)勢[4]。更為重要的是基于Simulink平臺利用DSP Builder庫進(jìn)行FPGA設(shè)計有兩大優(yōu)點：1）DSP Builder支持外部HDL代碼導(dǎo)入，并生產(chǎn)相應(yīng)的模塊（block），可以在系統(tǒng)的模型設(shè)計中使用[5]，為系統(tǒng)的 FPGA設(shè)計提供很大的方便；2）Simulink工具箱有虛擬儀器，使仿真更直觀、方便。因此，MFSK調(diào)制電路的設(shè)計采用VHDL文本和Simulink模型圖設(shè)計相結(jié)合的方法。

4.1 子模塊的VHDL設(shè)計

在具體的設(shè)計過程中，可能會有一部分VHDL代碼已經(jīng)設(shè)計完成，不希望再次用DSP Builder來描述，或者用VHDL代碼直接描述某些電路模塊會比用Simulink模型圖描述更為簡便，這就需要導(dǎo)入外部的HDL代碼。

串/并轉(zhuǎn)換器及4選1數(shù)據(jù)選擇器兩個子模塊可以在QuartusⅡ環(huán)境中采用VHDL代碼進(jìn)行設(shè)計[6]，也可以基于Simulink平臺利用DSP Builder庫進(jìn)行模型圖設(shè)計，而用VHDL代碼直接描述比用Simulink模型圖描述更為簡便，故以上兩個模塊均在QuartusⅡ環(huán)境中，采用VHDL代碼進(jìn)行設(shè)計描述與編譯。

4.2 系統(tǒng)模型圖設(shè)計

圖4為基于Simulink平臺建立的MFSK調(diào)制電路模型圖。首先利用DSP Builder庫的HDL Import模塊將設(shè)計的串/并轉(zhuǎn)換器chuan_bing及4選1數(shù)據(jù)選擇器mux41兩個子模塊對應(yīng)的文本文件導(dǎo)入，將文本設(shè)計轉(zhuǎn)變成為DSP Builder元件模塊，然后按圖4調(diào)用DSP Builder和Simulink庫中的其他圖形模塊建立系統(tǒng)模型圖，并設(shè)置相應(yīng)模塊參數(shù)。其中f1、f2、f3、f4為4個不同的頻率控制字，X為系統(tǒng)基帶信號。SinLUT模塊為正弦波查找表，其內(nèi)部放置正弦波數(shù)據(jù)，Parallel Adder Subtractor模塊為相位累加器，Delay為延遲器。相位累加器以4選1數(shù)據(jù)選擇器的輸出為步進(jìn)進(jìn)行相位累加，累加結(jié)果依次作為正弦波查找表的地址，取出相應(yīng)的正弦波數(shù)據(jù)以得到MFSK調(diào)制信號。

4.3 系統(tǒng)仿真驗證與實現(xiàn)

完成模型設(shè)計之后，可以在Simulink中對模型進(jìn)行系統(tǒng)仿真，仿真結(jié)果如圖5所示。仿真結(jié)果表明，所設(shè)計電路功能正確。然后雙擊SignalCompiler模塊，將模型設(shè)計轉(zhuǎn)換成可綜合的RTL級VHDL代碼，并對其進(jìn)行綜合，并在QuartusⅡ環(huán)境中打開SignalCompiler建立的工程文件，選擇器件、鎖定引腳，完成適配后下載至FPGA芯片中。

圖5 仿真波形Fig.5 Simulation waveform

5 結(jié)束語

用FPGA和DDS技術(shù)實現(xiàn)MFSK信號調(diào)制，具有靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性，大大縮短了系統(tǒng)的開發(fā)周期。而且隨著技術(shù)的發(fā)展，F(xiàn)PGA的性能越來越高，價格則逐步降低，芯片的處理速度更快，片內(nèi)資源更大，這將給FPGA在信號處理領(lǐng)域的應(yīng)用提供更為廣闊的空間。

本文創(chuàng)新點：基于Simulink平臺利用DSP Builder庫進(jìn)行FPGA設(shè)計，能利用DSP Builder庫的HDL Import模塊將HDL文本設(shè)計轉(zhuǎn)變成為DSP Builder元件，在系統(tǒng)的模型設(shè)計中使用，為系統(tǒng)的FPGA設(shè)計提供很大的方便。

[1]楊大柱.基于FPGA的MFSK調(diào)制電路設(shè)計與仿真[J].微計算機(jī)信息，2007，23（04Z）:219-220.

YANG Da-zhu.Design and simulation of MFSK modulation circuit based on FPGA[J].Microcomputer Information，2007，23（04Z）:219-220.

[2]雷能芳.基于DDS技術(shù)的數(shù)字移相正弦信號發(fā)生器的CPLD設(shè)計與仿真[J].科學(xué)技術(shù)與工程，2009，9（4）:1009-1011.

LEI Neng-fang.Design and simulation of digital phase shift signal generator based on CPLD and DDS [J].Science Technology and Engineering，2009，9（4）:1009-1011.

[3]孫志雄，李太君.基于VHDL的MFSK調(diào)制電路設(shè)計與仿真[J].通信技術(shù)， 2009，42（2）:66-68.

SUN Zhi-xiong，LI Tai-jun.Design and simulation of MFSK modulation circuit based on VHDL[J].Communications Technology， 2009，42（2）:66-68.

[4]陳虹，崔葛瑾.基于FPGA的系數(shù)可調(diào)FIR濾波器設(shè)計[J].實驗室研究與探索，2008，27（6）:47-50.

CHEN Hong，CUIGe-jin.Design ofFIR filterwith adjustable coefficients based on FPGA[J].Research and Exploration in Laboratory，2008，27（6）:47-50.

[5]潘松，黃繼業(yè)，王國棟，等.現(xiàn)代DSP技術(shù)[M].西安：西安電子科技大學(xué)出版社，2003:109-111.

[6]王振紅.VHDL數(shù)字電路設(shè)計與應(yīng)用實踐教程 [M].北京：機(jī)械工業(yè)出版社，2006:87-89.