應用于FPGA測試的導航映射方法

張倩莉，于 芳，劉忠立，李 艷

（中國科學院微電子研究所，100029 北京）

應用于FPGA測試的導航映射方法

張倩莉，于 芳，劉忠立，李 艷

（中國科學院微電子研究所，100029 北京）

針對目前FPGA廠商的EDA工具不對用戶提供專用芯片測試功能，提出一種可應用于FPGA測試的導航映射方法.通過導航映射對FPGA底層硬件進行完全可控操作，精確控制FPGA邏輯資源的使用，可以對FPGA邏輯資源進行有針對性的測試，有效提高FPGA的測試覆蓋率，同時在用戶約束文件的指導下可以繞開FPGA硬件缺陷進行編程，實現有效的FPGA軟件容錯功能.本文采用128個測試配置對FPGA進行了驗證，結果表明，利用導航映射方法可以得到良好的測試覆蓋率.

FPGA，用戶約束文件，導航，映射，測試

現場可編程門陣列(FPGA)自從問世以來，憑借其可配置重構這一特性，已經在各個領域得到了廣泛的應用.今天的FPGA在結構上更得到了廣泛的擴充，更像是1個片上系統(System On a Chip)，它可以包括混合信號 I/O(mixed signal IO)，千兆赫茲收發器(Gigahertz transceivers)，以及大量可配置的邏輯和用于輔助設計的軟件工具［1］.由于FPGA結構日益復雜，規模越來越大，內部資源的種類日益豐富，致使對FPGA測試的難度也越來越高.

FPGA測試方法的特殊挑戰在于［1］:1)FPGA測試方法要與終端應用有相同相關性，同時也要獨立于終端應用;2)應該具有可擴展性，并且與陣列尺寸無關;3)可重復使用并且可以自動化操作;4)易于測量定位.

目前對于FPGA的測試分為應用相關的測試和應用無關的測試:應用相關的測試是指將某種特定應用下載到FPGA芯片，觀察其功能是否正常，從而檢測FPGA的硬件缺陷.這種測試方法的弊端在于，特定的應用對被測FPGA內部資源的底層硬件電路結構沒有針對性，測試覆蓋率不高;應用無關的測試是指針對FPGA底層硬件結構，設計以測試覆蓋率為目標的測試配置，下載到FPGA中，施加測試向量進行測試，這樣的方法能達到較高的測試覆蓋率，但實現起來有較大難度，因為對底層硬件的操作需要軟件設計工具完全可控才能實現.由于FPGA芯片具有可編程的特點，即使FPGA芯片具有工藝缺陷，如果可以確定缺陷位置，在編程時繞過缺陷所在邏輯，那么這種缺陷是可以接受的［2］.避開有缺陷的邏輯進行編程，同樣要求軟件設計工具對底層硬件的操作是完全可控的［3］.

目前商用FPGA的EDA工具僅僅支持相關生產商開發的FPGA，不能支持或評估其他廠商開發的不同結構的FPGA［4］.并且商用EDA工具并不對用戶開放專用的芯片測試功能，所以開發1個帶有測試功能，可以對底層硬件操作完全可控的EDA工具對具有自主知識產權的FPGA生產商具有較大意義.

為了在EDA工具中加入FPGA測試功能，并在應用無關的測試過程中實現較高的測試覆蓋率，同時在FPGA應用設計時達到避開有缺陷的邏輯進行編程的目的，實現有效的FPGA軟件容錯功能，本文提出一種可以對底層硬件進行完全可控操作的可用于FPGA測試的導航映射方法.

1 FPGA硬件結構

本文所針對的特定結構FPGA是自主研發的基于0.5 μm SOI-CMOS工藝的5萬門 FPGA.該FPGA內部資源包括輸入輸出模塊(I/O Block，IOB)，邏輯模塊(Logic Block，LB)，全局模塊(Global Block，GB)以及布線通道模塊(Channel Block，CHB).其中，邏輯模塊為導航映射主要處理的對象:1個LB由兩個邏輯單元(Logic Cell，LC)組成，每個 LC中包括1個4輸入查找表(LUT4)和1個D觸發器(DFF).

LC結構如圖 1所示［5］，LUT4是由兩個LUT3和1個2-1MUX構成.圖中F5MUX連接同一LB中的兩個 LC中的 LUT4，使之構成1個LUT5.

圖1 LC邏輯結構

同時，LC可配置為分布式存儲器(Distribute RAM，RAMD).單個LC中的LUT4可配置成1個16X1單端口(single-port)RAM，或者將1個LB中兩個LUT4結合起來配置成1個16X1雙端口(dual-port)RAM或者1個32X1單端口RAM.

2 FPGA軟件設計流程及映射工具

EDA設計流程如圖2所示，電路描述文件經由綜合、網表轉換、映射、布局、布線、碼流生成、下載等幾個步驟，完成對FPGA芯片的配置，以達到電路設計或測試的目的.

其中映射工具的主要職能是:對綜合結果進行分析，將以基本邏輯單元(Basic Logic Element，BLE，包括 LUT、FF、RAMD、I/O PAD 等)為單位的網表，結合FPGA的結構，轉化為以LB為單位的網表，提供給下一步驟的布局布線工具.

本文提出的導航映射方法集成在映射工具中，專門用于對FPGA進行測試以及在應用FPGA時避開已知硬件缺陷.

圖2 EDA工具設計流程

3 用于導航的UCF文件

本文提出的導航映射方法是完全遵循導航文件約束和規定進行映射操作的方法.導航文件又稱用戶約束文件(User Constrain File，UCF)，是根據綜合結果的網表文件針對基本邏輯單元、I/O、布線資源等在映射(mapping)，布局(place)或布線(route)階段進行約束和指導的文件.

現階段也有部分FPGA軟件采用UCF文件，例如Xilinx的ISE，但是其UCF文件中只能對芯片I/O引腳和一些時序進行約束［6］.本文提出的用于導航的UCF文件還具備對FPGA的邏輯和連線進行約束的功能.

用于FPGA模塊測試及全芯片測試的導航映射，主要依賴各種測試配置(Test Configuration)的底層硬件電路描述文件以及相應的導航文件.這兩種文件采用以下方式獲得:利用腳本語言，結合FPGA的硬件結構，自動生成有邏輯塊針對性，有一定規律的可以對硬件底層進行操作的測試用電路描述文件和用于導航的UCF文件.UCF文件中一一對應的描述了底層硬件電路描述文件內基本邏輯單元的各種約束信息.

UCF的內容包括以下幾方面:所約束模塊的類型;基本邏輯單元名稱;基本邏輯單元所屬LB信息;基本邏輯單元所屬 LC信息;打包連線標志.

4 用于測試的導航映射

導航映射中，映射工具需要讀取UCF文件，并且嚴格按照UCF文件的約束和導航進行映射，這樣可以有針對性的進行特定目標的測試，有效提高測試覆蓋率.

4.1 導航映射的文件讀取

在映射工具準備階段，需要讀取FPGA架構文件、綜合輸出的網表文件作為映射工具的輸入.用戶需將軟件設置為測試模式，映射工具將會調用導航映射算法，并讀取導航文件.其中導航文件UCF起到對映射過程的約束和指導作用.

FPGA架構文件主要提供FPGA芯片的結構信息，包括FPGA中各種模塊的位置、數量、內部結構及連接關系等.

由腳本語言針對硬件底層結構生成的與UCF配套的測試用電路描述文件(verilog)，經過綜合器綜合(synthesis)輸出網表文件，它主要由I/O pad、BUFG、LUT、FF、RAMD 等基本邏輯單元和它們之間的連線構成.本文涉及的特定結構FPGA可以實現1-4輸入的LUT.同時，單個LUT4可以配置為1個RAMD 16X1S，1個LB內的兩個LUT4可以共同配置為1個RAMD 16X1D或者1個RAMD 32X1S.

映射工具在讀取UCF文件時，根據UCF文件中所約束基本邏輯單元的名稱，在網表文件中找到對應的BLE，并將所有約束條件記錄到該BLE的數據結構中，便于后續步驟使用.

4.2 導航映射的過程

應用于測試的導航映射的特點在于，它脫離原有的映射算法，完全按照UCF文件內的約束進行映射.導航映射的過程如圖3所示.

映射工具按照UCF文件的約束條件，遍歷網表中所有的基本邏輯單元，選出lb標記值與lc標記值完全相同的BLE，結合FPGA硬件結構將他們進行packing工作，生成以LC為單位的網表文件.接下來，重新遍歷網表文件中的LC，選出lb標記值相同的LC，按照它們lc標記值的位置信息，進行clustering步驟，形成LB.映射結束后生成的輸出文件是以LB為單位的網表文件，交給布局布線工具進行操作.

圖3 導航映射過程

5 用于回避缺陷的導航映射

由于導航映射是一種嚴格按照導航文件的約束和指導進行的映射方法，所以當測試出FPGA部分邏輯具有缺陷時，可以定位出缺陷邏輯塊的坐標，并在導航文件中加以標注和約束，通過導航映射，可以避開有缺陷的邏輯塊，實現了一種有效的FPGA軟件容錯功能.

圖4為回避缺陷的導航映射結果，通過EDA工具中的導航布局布線后形成的圖形界面.圈內部分在導航文件被約束為缺陷邏輯模塊，在導航映射以及后續布局布線過程則回避這一缺陷模塊，使得FPGA仍可繼續使用.

圖4 回避缺陷的導航映射

6 測試的實施及測試結果

為了在應用無關的測試過程中對FPGA邏輯結構中的每1個邏輯單元都能有針對性的進行測試，并且達到較高的測試覆蓋率，利用上文所述腳本語言針對全芯片共生成128個測試配置進行測試.

6.1 測試BLE連線及相應布線通道

packnet是UCF中的打包連線方式標志，其默認值為1，代表當前BLE進行打包時BLE之間的連線會映射為LC的內部連接.當packnet值為0時，要求當前BLE在進行packing過程時，BLE之間連線需要通過FPGA布線通道，如圖5所示.這樣可以精確測試到指定邏輯塊的特定布線通道.

圖5 測試BLE間連線及布線通道

6.2 測試LUT4內部結構

本文所述FPGA的LUT4結構是由兩個LUT3構成，如圖1所示.在測試過程中，可以在UCF文件中指定C-LUT3，S-LUT3，F4MUX的各種測試組合.通過導航映射的方式，生成相應的測試配置.這種方式同時還可用于進位鏈這種使用專用布線資源的測試.

圖6所示為經過導航映射后生成的進位鏈的測試配置.圖形化結果顯示通過導航映射，整個FPGA的進位邏輯被連成1條長鏈.

圖6 測試進位鏈的資源占用和布線

6.3 測試F5MUX

在本文所述FPGA結構中，可以將同1個LB內的兩個LC配置成1個LUT5或者RAMD 32X1S.以兩個LUT4實現1個LUT5為例，需要借助1個MUX2實現該功能，圖1中的F5MUX負責實現這一功能.通過導航映射，可以測試FPGA中任意LB中F5MUX的功能.

6.4 測試覆蓋率

結合FPGA硬件結構、邏輯陣列數量、由腳本語言同步生成的用于測試的電路描述文件、用戶約束文件，可以在測試過程中達到很高的覆蓋率.表1［5］顯示了對全芯片進行的128個測試配置和測試覆蓋率，其中針對邏輯模塊的測試覆蓋率可達到95%，功能測試覆蓋率為85%.

表2為針對邏輯資源的有代表性的測試配置通過導航映射和利用T-Vpack算法［7］進行映射的結果比較.其中測試芯片為24×24的陣列，共有576個邏輯模塊.通過比較結果可以得出，對于不同測試配置，T-Vpack算法映射的結果差異很大，有的模型超出陣列規模，無法達到針對特定結構FPGA進行測試的目的.而導航映射針對不同的測試配置，能嚴格根據硬件結構進行映射，得到的結果完全適應陣列規模，滿足測試預期.

表1 全芯片測試的128個測試配置

表2 邏輯模塊測試配置導航映射和T-Vpack算法映射的結果比較

7 結論和總結

本文提出了一種可以對FPGA硬件底層進行操作，能實現對FPGA進行全面可控并有針對性測試功能的導航映射方法.應用于FPGA測試的導航映射的特點在于:

1)在UCF的導航下，可以按照測試需求，占用部分或全部的邏輯資源，以完成對FPGA芯片測試或輔助測試功能;

2)對于有邏輯缺陷的FPGA，可以通過導航文件約束缺陷坐標，使得映射過程避開缺陷邏輯塊，以實現一種有效的FPGA軟件容錯功能.

經128個測試配置［8］結果顯示，本方法對于FPGA的邏輯模塊可以達到95%測試覆蓋率.利用導航映射方法和T-Vpack算法針對同一結構FPGA進行應用無關測試，比較結果表明，導航映射滿足了對底層硬件操作完全可控的要求，達到了對特定結構FPGA有針對進行測試的預期.導航映射結果可預知，具有測試針對性，測試目標確定可控.

如果將導航映射與映射算法結合，將可以進一步提高測試覆蓋率.同時本方法還可以推廣到用于任何類似結構FPGA的測試中.

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［4］BETZ V，ROSE J，MARQUARDT A.Architecture and CAD for deep-submicron FPGAs［M］.Aarhus:Kluwer Academic Publishers，1998:2 －10.

［5］HAN Xiaowei.Design and verification of radiation-hardened SOI-based FPGA(Ⅱ)［D］.Beijing:Chinese Academy of Sciences，2011.

［6］薛小剛，葛毅敏.Xinlinx ISE 9.X FPGA/CPLD 設計指南［M］.北京:人民郵電出版社，2007:173－207.

［7］ZHANG Qianli，CHEN S L.Mapper design for an SOI-based FPGA［C］//The 10thIEEE International Conference on Solid-State and Integrated Circuit Technology.Piscataway:IEEE，2010:821－823.

［8］WU Lihua.Design and verification of radiation-hardened SOI-based FPGA(Ⅰ)［D］.Beijing:Chinese Academy of Sciences，2011.

A navigated mapping method for FPGA testing

ZHANG Qian-li，YU Fang，LIU Zhong-li，LI Yan

(Institute of Microelectronics，Chinese Academy of Sciences，100029 Beijing，China)

Because the FPGA factories presently do not offer the special testing function in their EDA tools，this paper addresses the design of a navigated mapping method used for FPGA testing.The navigated mapping tool totally controls the basic elements and exactly controls the usage of FPGA logic resource，tests some targetable logic of the FPGA and increases the coverage of each test vector effectively，implements the FPGA software defect-tolerance function.The result is well proven in test converage through 128 test cases.

FPGA;UCF;navigated;mapping;testing

TN47

A

0367－6234(2012)09－0144－05

2011－05－12.

張倩莉(1986—)，女，博士，助理研究員;

于 芳(1960—)，女，研究員，博士生導師;

劉忠立(1940—)，男，研究員，博士生導師.

張倩莉，zhangqianli@ime.ac.cn.

(編輯 張 宏)