動態非均勻數字信道化接收技術研究與實現

鄒　敏，羅進川華東電子工程研究所，安徽合肥　　230088

動態非均勻數字信道化接收技術研究與實現

鄒敏，羅進川
華東電子工程研究所，安徽合肥230088

0 引 言

電子戰是現代信息化戰爭的重要組成部分，對戰爭的勝負起著決定性作用。接收機作為電子戰中無線電信息接收的重要系統，具有重要的研究價值[1-2]。日益復雜的戰爭電磁環境對接收機的性能提出了更高的要求，伴隨著ADC、FPGA等商用器件性能的迅猛發展，接收機正朝著全數字、寬帶、動態非均勻信道化方向發展。

本文描述的接收機是針對某實驗平臺建設項目的需要而開發，采用寬帶中頻采樣、動態非均勻信道化等技術，實現對外界信號的智能接收與處理。

1 系統硬件架構

接收機硬件設計采用標準的CPCI架構，做成6U采集板卡。參考CPCI標準對CPCI連接器的信號進行了自定義，包括時鐘線、控制線、電源及信號線等。CPCI總線是由國際工業計算機制造者聯合會組織于1994年提出的高性能工業計算機總線標準，具有可熱插拔、高抗震性、高開放性和高可靠性等諸多優點。

接收機硬件的原理框圖如圖1所示，整個硬件部分主要包括AD采集模塊、時鐘合成模塊、FPGA模塊及光纖傳輸模塊幾個部分。AD模塊完成對單通道中頻信號的采集；FPGA模塊包括兩片FPGA，FPGA1對AD采集的數據進行正交解調，形成零中頻基帶I/Q信號；FPGA2對FPGA1送過來的零中頻基帶I/Q信號進行窄帶數字下變頻。FPGA1和FPGA2通過GTX接口實現片間傳輸；光纖模塊用于接收記錄儀發送過來的指令和將最終的處理結果送至記錄儀進行記錄。

考慮實際使用需要，本設計中并未采用CPCI總線進行數據傳輸，只用CPCI機箱對接收模塊進行供電。

2 固件設計

圖2所示為接收機的固件信號流程圖。本設計中，硬件平臺選用的FPGA所包含的DSP乘法器資源有限，無法在一片FPGA上同時實現寬、窄帶DDC的功能，綜合考慮DSP硬核資源利用率及時序收斂設計的復雜度，固件設計最終采用了如下方案： FPGA1固件用于實現對高速AD采樣數據的串并轉換及寬帶數字下變頻功能（寬帶DDC）；FPGA2固件用于實現窄帶信道化及8通道可變DDC功能，并將最終的結果通過GTX接口傳輸給記錄儀。

2.1FPGA1固件

由于FPGA的實時處理時鐘最大只有300MHz左右，而設計中高速ADC的采樣速率為1.6Gsps，無法直接對AD采集到的數據進行處理，因此必須采用多路并行處理架構。如圖2所示，先對AD采集到的串行數據進行1：8串并轉換，變成8路并行數據，FPGA工作頻率為200MHz。

圖3[3]所示為數字下變頻器的原理框圖，主要由數字混頻器、數字控制振蕩器（NCO）及低通濾波器[4]三部分組成，基本功能是將高速率數字中頻信號下變頻為數字基帶信號，具有精確、可靠、靈活、無參數漂移等一系列優點。此外，數字下變頻器的控制和修改容易也是模擬下變頻器所無法比擬的[5]。

本設計中，8路并行AD數據分兩路與8路并行NCO進行正交解調，再經過一個多相低通濾波器進行4倍抽取濾波，以降低后端片間數據傳輸壓力。濾波后生成零中頻基帶I/Q信號，采樣率為400Msps，帶寬為200MHz。多相低通濾波器階數設為64階，其歸一化幅頻響應曲線如圖4所示，此時帶外抵制水平約為60dB，這樣可為FPGA2上的窄帶信道化及窄帶DDC降低數據處理壓力。

2.2動態非均勻信道化處理

如圖2所示，動態非均勻信道化處理功能通過FPGA2固件來實現，主要由窄帶信道化模塊和可變DDC模塊構成。FPGA1送來的零中頻基帶I/Q信號分兩路，一路送窄帶信道化模塊，實現1.5625MHz的信道化；另一路送可變DDC模塊，經FFT運算、NCO窄帶本振產生、混頻、數據抽取濾波，并根據外界信號環境情況或由監控計算機下發控制命令，通過動態DDC處理，實現子帶中心頻率及帶寬的靈活調整，形成動態非均勻信道化數據輸出，經光纖送入監控計算機。

3 測試結果

測試指標包括功能性指標和系統性能指標。功能性指標為實現對單通道寬帶中頻信號（中心頻率1GHz，瞬時帶寬200MHz）的采集及8通道的窄帶動態非均勻信道化處理；系統性能指標包括ADC的信噪比和無雜散動態。

測試方法為：由基準信號產生單元為接收機提供1.6GHz AD采樣鐘及20MHz系統同步時鐘。由信號源產生0dBm中頻信號（900MHz-1100MHz）送接收機進行采集。用FPGA的邏輯分析軟件chipscope記錄采樣數據并導入matlab進行FFT運算，求出采樣信號的頻譜，進而計算出信噪比及無雜散動態。輸入中頻信號從900MHz開始，隔50MHz測一個點。信噪比和無雜散動態的測試結果如表1所示。可知，常溫下，ADC的信噪比達到35dB，無雜散動態達到40dB，滿足系統性能指標要求。圖5為輸入信號為1GHz時的測試結果。

表1　ADC信噪比及無雜散動態測試結果

為了驗證窄帶帶寬可調功能，我們假設某一通道窄帶中心頻率為30MHz。輸入中頻信號頻率分別設為1031MHz和1036MHz，用chipscope提取窄帶DDC后的數據并送入matlab作FFT分析，觀察不同帶寬下的輸出頻譜。

圖6(a)為輸入信號為1031MHz時兩種帶寬下的窄帶DDC輸出結果，此時，信號均為帶內信號，窄帶DDC后輸出1MHz信號；圖6(b)為輸入信號為1036MHz時兩種帶寬下的窄帶DDC輸出結果，此時，對于3.125MHz帶寬，信號為帶外信號，被抑制，窄帶DDC無輸出。對于12.5M帶寬，信號為帶內信號，窄帶DDC后輸出6MHz信號。

4 結論

本文介紹了動態非均勻信道化數字接收機的硬件架構、寬窄帶數字下變頻固件開發和接收機指標測試結果。該接收機采用了不同于傳統的動態非均勻信道化技術架構，實現了對雷達信號的智能接收與處理。測試結果表明，接收機功能指標及性能指標均達到設計要求。本接

收機的成功實現，能夠支撐輻射源個體識別、信號的智能接收與處理等技術研究，為進行雷達信號新型接收體制研究，智能接收、新的處理方法和算法研究提供實驗平臺。

參考文獻

[1]龔仁仙，魏璽章，黎汀.寬帶數字信道化接收機綜述[J].電子學報，2013，41（5）：949-959

[2]徐（Tsui J.）.寬帶數字接收機[M].楊小牛，陸安南，金飚，譯.北京：電子工業出版社，2002.

[3]向海生，馬利祥，王冰.基于拼接采樣技術的寬帶數字接收機[J].雷達科學與技術，2014，12（4）：450-453.

[4]Xilinx， Inx. ds795， FIR Complier v6.3[M/OL]. http://www.xilinx.com.

[5]楊小牛，樓才義，徐建良.軟件無線電技術與應用[M].北京：北京理工大學出版社，2010.

摘要數字信道化接收機以其高性能在電子戰和無線電通信中有著重要的運用。本文介紹了一種動態非均勻數字信道化接收機的設計及實現，描述了接收機的硬件架構設計、固件設計和最后的指標測試結果。接收機采用CPCI架構進行設計，采用寬帶中頻采樣、動態非均勻信道化、數字下變頻等技術實現了對多種雷達信號的智能接收與處理。

關鍵詞數字接收機；動態非均勻信道化；數字下變頻；智能接收與處理

NO.38 Research Institute of CETC， Hefei， 230088，China Abstract Own to its high performance， the Channelized Digital Receiver plays a great role in EW(Electronic Warfare) and wireless communication. This article gives details about the design of a dynamically and heterogeneously channelized digital receiver. The hardware architecture of the receiver， the firmware design and the fi nal test results are described. CPCI architecture is used in the design. Due to the technique use of RF sampling， dynamically and heterogeneously channelization and Digital Down Convert， the receiver can intelligently deal with many kinds of radar signals.

Keywordsdigital receiver; dynamically and heterogeneously channelization; digital down converter; intelligently receive and process

作者簡介：鄒敏，博士，中國電子科技集團公司第三十八研究所工程師，研究方向：寬帶數字收發技術研究和工程開發The research of dynamically and heterogeneously channelized digital receiver Zou Min，Luo Jinchuan

中圖分類號TN91

文獻標識碼A

文章編號1674-6708（2015）140-0172-02