基于PowerPC+FPGA構架的綜合信息處理系統設計

劉 青

(中國電子科技集團公司第20研究所，西安 710068)

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基于PowerPC+FPGA構架的綜合信息處理系統設計

劉 青

(中國電子科技集團公司第20研究所，西安 710068)

提出了一種基于PowerPC+現場可編程門陣列(FPGA)構架的綜合信息處理系統設計方案，以PowerPc和FPGA為核心處理模塊，詳細闡述了系統的硬件設計思想及實現。

PowerPC；高速傳輸；動態加載；Vxworks

0 引 言

近幾十年來，隨著軟件無線電概念[1]的不斷發展，軍用航空電子系統已經改變了傳統的、將不斷出現的功能設備逐漸堆積式的向前發展模式，而是沿著網絡化、綜合化、模塊化、通用化和智能化的方向發展。通過可重構現場應用軟件，能夠實現動態修改通信數據鏈系統功能。采用通用硬件以及不同的軟件配置的組合，實現從單一通信數據鏈系統到綜合化通信數據鏈系統的發展。

軟件無線電的核心內容之一是綜合化的信息處理功能，它包括高速實時信號處理功能、高速數據傳輸功能、多任務數據處理能力和軟件動態重構功能。隨著科學技術的高速發展，采用并行處理構架的FPGA逐步取代數字信號處理器(DSP)應用于實時的信號處理算法。而隨著嵌入式的發展，在網絡層和通信協議層具有更大靈活度和完整度的POWERPC，伴隨著豐富的通信接口也被更廣泛地應用于軍用航空電子系統中，用于多任務數據處理和高速鏈路信息傳輸。

本文設計了一種基于PowerPC+FPGA構架的綜合信息處理系統，用于完成多種通信數據鏈的綜合應用和動態處理。

1 系統結構

本處理系統采用PowerPC+FPGA構架作為系統的核心處理模塊。PowerPC通過Local Bus與FPGA相連，并通過RapidIO交換芯片和以太網交換芯片與外部高速通信接口相連，完成系統的高速信息傳輸和多任務數據處理。FPGA作為邏輯構建單元主要完成接口時序控制和高速實時信號處理算法等功能。復雜可編程邏輯器件(CPLD)主要完成模塊的電源管理、復位管理、時鐘綜合器管理等功能。系統具有豐富的高速外部接口，包括有高速低電壓差分信號(LVDS)接口，高速G比特收發器(GTX)接口，10 M、100 M、1 000 M自適應以太網接口，RapidIO接口等。系統的構成框圖如圖1所示。

圖1 系統構成框圖

2 硬件設計

2.1 PowerPC部分

PowerPC采用飛思卡爾公司的P2040四核處理器，型號為P2040NXN7MMC，每個處理器包括4個e500mc內核，內核最高主頻可達1.2 GHz(考慮到功耗問題，實際使用為1 GHz)，操作系統使用VxWorks 6.9，可以實現通過網口在線下載并燒寫操作系統和應用程序，并通過以太網固化和更新PowerPC和FPGA程序。PowerPC的功能框圖如圖2所示。

圖2 P2040處理器功能框圖幾何尺寸(單位：mm)

P2040集成了一個DDR3/3L 同步動態隨機存儲器(SDRAM)接口，位寬支持64 bit/72 bit，數據率最高支持1 200 MT/s；擁有5個以太網控制器，支持10 M/100 M/1 000 M；2個串行RapidIO接口(SRIO)控制器，支持×1，×2，×4模式，速率支持2.5 Gbps/3.125 Gbps/5.0 Gbps/；1個eLocal bus接口，位寬16位，時鐘頻率最高66 MHz。

2.2 PowerPC內存擴展

P2040內部集成了DDR3 SDRAM，可以直接進行內存陣列連接和控制，容量支持最大為8 GB。

本處理系統設計中P2040外掛2 GB字節DDR3 SDRAM用于數據存儲功能，選用4片MT41J256M16HA-125 IT(DDR3-1600)和1片MT41J512M8HA-125IT的DDR3存儲器顆粒拼接成72位寬，含8 bit 錯誤檢查和糾正校驗。

2.3 NOR FLASH

NOR FLASH用來存儲PowerPC自啟動時的引導程序。PowerPC通過Localbus實現外掛NOR flash。由于Localbus的數據地址線復用，需要外部鎖存器電路將數據線與地址線分離。本處理系統通過CPLD實現數據線與地址線分離，PowerPC間接連接到NOR FLASH，可以實現PowerPC對NOR flash 的讀寫操作，完成PPC最小程序引導加載。

本處理系統NOR FLASH芯片選用SPANSION公司的S29GL01GP，容量128 MByte，數據位寬32 bit。

2.4 eMMC存儲器

PowerPC一般外接NAND FLASH，用于存儲用戶程序、數據和日志，FPGA程序等。但NAND FLASH的糾錯要求與P2040自帶的NAND FLASH控制器不匹配，后期使用會造成數據可靠性降低。因此，本處理系統采用嵌入式多媒體卡(eMMC)存儲器作為存儲數據的介質。P2040自帶eSDHC控制器接口，該接口支持MMC協議。選用MICRON公司的型號為MTFC8GLVEA-4M IT的eMMC存儲器芯片，該芯片的特點是在1個封裝內集成了NAND FLASH存儲顆粒和1個多媒體卡(MMC)控制器，通過標準的eMMC接口與外部通信。

2.5 以太網交換部分

本處理系統采用BROADCOM公司的BCM5396IFBG千兆以太網交換芯片，用于以太網數據交換。BCM5396支持全雙工10 M/100 M/1 000 M自適應以太網協議，遵循IEEE802.3，802.3u，802.3ab和802.3x標準，有16個1.25G-SerDes/SGMII接口可以連接到外部的PHYs上。本處理系統根據需求共使用5路10 M/100 M/1 000 M自適應信號對外輸出，其中一路與PowerPC相連，另一路通過網線與顯控設備相連，其余3路用于背板的高速數據傳輸。

BCM5396的配置接口SPI接到CPLD[2]芯片上，PowerPC可通過CPLD訪問此SPI接口，完成配置交換芯片的功能。以太網交換部分功能如圖3所示。

圖3 以太網交換功能框圖

2.6 RapidIO交換部分設計

本處理系統采用RapidIO交換芯片實現多路RapidIO數據的交換傳輸，RapidIO交換芯片型號為IDT公司的CPS-1616，該芯片基于RapidIO 2.1規范，共有16路串行通道，其中4個端口為1組，每組可以單獨配置傳輸速率，可靈活配置為4×4，8×2，16×1的端口工作方式，其中每組端口可單獨配置為1×4，2×2，4×1的工作方式，可以根據外部接口需求進行靈活配置。

本處理系統根據需求通過CPLD將RapidIO交換芯片配置成3路×1模式和2路×2模式，分別與背板、外部設備和PowerPC相連。RapidIO交換部分原理如圖4所示。

圖4 RapidIO交換部分原理框圖

2.7 FPGA設計

本處理系統的FPGA選用XILINX公司Kintex7系列FPGA芯片XC7K325T-2FFG900I，主要用于高速數據的收發時序控制，不同通信數據鏈系統的信號處理算法實現以及與PowerPC的數據傳遞。該型號FPGA擁有326 080個邏輯單元，840個DSP模塊，塊RAM容量為16 020 kb，10個時鐘單元，16個GTX收發模塊，以及1個支持八通道PCIe2.0協議的硬件PCIe模塊。

FPGA采用16位Slave SelectMap方式加載，配置接口引出至CPLD[2]。系統顯控設備可實時根據實際需求,通過高速以太網口將不同通信數據鏈系統信號處理算法的FPGA程序傳輸到eMMC存儲器中,然后PowerPC讀出eMMC存儲器中的FPGA程序，并通過Local bus訪問CPLD中構建的FPGA配置接口邏輯，間接地將FPGA程序寫入FPGA芯片中，完成信號處理算法的動態加載。FPGA的動態加載過程如圖5所示。

圖5 FPGA程序動態加載示意圖

2.8 CPLD設計

本處理系統選用ALTERA公司MAXII系列的型號為EPM2210F324I5N的CPLD，用于實現系統的電源管理、復位管理、時鐘管理、FPGA程序動態加載控制和NOR FLASH存儲器控制等功能。

CPLD負責完成電源芯片的管理和各個模塊的上電控制，系統上電時，CPLD首先完成頻率綜合器的配置，確認時鐘有效后，對交換芯片進行配置，發送整板復位信號給PowerPC和交換芯片。PowerPC復位后進入正常的BOOT流程，從NOR FLASH中搬移引導程序并運行，再從eMMC存儲器中搬移用戶程序并運行。PowerPC加載完成后，從eMMC存儲器中讀取FPGA程序，并通過CPLD連接的FPGA配置端口，將配置程序寫入FPGA芯片中，FPGA邏輯運行后，整個系統進入正常工作模式。

3 軟件設計

本處理系統設計的操作系統采用WindRiver公司的VxWorks6.9版本。軟件設計的主要工作是VxWorks操作系統BSP的設計實現[3]。板級支持包(BSP)是介于底層硬件和上層軟件之間的底層軟件開發包,其作用類似于磁盤操作系統(DOS)的基本輸入輸出系統(BIOS)。它的主要功能為屏蔽硬件,提供操作系統的驅動及硬件驅動。具體功能包括:單板硬件初始化,主要是CPU 的初始化,為整個軟件系統提供底層硬件支持，為操作系統提供設備驅動程序和系統中斷服務程序；定制操作系統的功能,為軟件系統提供一個實時多任務的運行環境。初始化操作系統為操作系統的正常運行做好準備。WindRiver公司在集成開發環境WorkBench中提供了許多典型設計的BSP軟件包，設計人員只需要在這些BSP上進行針對修改即可。根據本處理系統設計需求，驅動程序設計包括NOR Flash驅動、eMMC存儲器驅動、以太網接口驅動和RapidIO接口驅動等，因不是本文討論重點，不再一一贅述。

4 結束語

本文設計了一種基于PowerPC+FPGA構架的綜合信息處理系統，通過可重構現場應用軟件，實現動態修改通信數據鏈系統功能，使原來的單通道通信數據鏈系統變為適應不同信道要求的綜合通信數據鏈系統。

[1] 楊小牛,樓才義,徐建良.軟件無線電原理與應用[M].北京:電子工業出版社，2001.

[2] 陳雪峰,尹劍峰,賈敬樂.基于PowerPC的FPGA遠程配置設計實現[M].計算機與數字工程,2013,41(3):437-439.

[3] 孔祥營,柏桂枝.嵌入式實時操作系統VxWorks及其開發環境Tornado[M].北京:中國電力出版社,2002.

Design of Integrated Information Processing System Based on PowerPC and FPGA Framework

LIU Qing

(The 20th Research Institute of CETC，Xi'an 710068，China)

This paper presents a design project of integrated information processing system based on PowerPC and field-programmable gate array (FPGA) framework,which takes the PowerPC and FPGA as central processing modules,expatiates the hardware design idea and realization of the system in detail.

PowerPC;high-speed transmitting;dynamic loading;Vxworks

2015-03-16

TN919

A

CN32-1413(2015)02-0117-04

10.16426/j.cnki.jcdzdk.2015.02.030