一種改進型的高性能PSM調制升壓芯片設計

張子方

(天津市聯大通訊發展有限公司 天津300192)

一種改進型的高性能PSM調制升壓芯片設計

張子方

(天津市聯大通訊發展有限公司 天津300192)

基于CSMC 0.5 um CMOS工藝設計了一種PSM(Pulse Skip Mode)調制電荷泵DC-DC升壓芯片。優化整體結構使能控制最大程度上降低靜態功耗，設計能夠防止振蕩器誤操作的時鐘邏輯控制電路、寬工作范圍低溫度系數的帶隙基準和襯底最高電位選擇電路，分別起到有效抑制紋波紊亂，減小開關切換時流過開關管的脈沖電流、拓寬芯片的工作溫度范圍和防止閂鎖效應，減小芯片面積的作用。仿真結果表明所設計的改進措施使該芯片較傳統的2倍升壓電荷泵具有更低的穩定紋波、靜態功耗和更寬的工作溫度范圍，進一步提高了升壓電荷泵芯片的性能。

PSM調制 邏輯控制 尖峰脈沖 靜態電流 襯底電位

0 引 言

受到廣泛應用的藍牙系統、汽車電子監測儀表等便攜式電子設備中的電池不但價格較高而且壽命短，經常更換很不經濟。為保證系統穩定、持續可靠的工作，通常需要在電路設計上使用一個DC-DC升壓器件，把遞降的電源電壓在一段較長的時間內穩定在一定電壓值來充分挖掘電池的潛力，提高使用經濟效益。如今電源管理模塊不斷發展，利用電感實現DC-DC變換的開關電源[1-2]由于體積龐大不易于集成、產生EMI且價格昂貴等問題，現代電源常采用利用電容儲存能量的電荷泵電路，[3-5]其調制模式主要有線性模式和跳周期模式(PSM)，[6]線性模式在輕負載下效率低，[5]而文獻[7]表明 PSM調制的電荷泵具有輕負載下效率高、響應速度快、抗擾動性能好且EMI小等優點，考慮低功耗本文采用PSM調制來設計電路。為解決 PSM 調制電荷泵紋波較大易擾動的缺點，除了以往通過升壓倍數模式轉換、增大輸出電容、提高開關頻率等常用手段，改良了控制 4個晶體開關管的時鐘邏輯電路來抑制反饋回路可能出現的尖峰噪聲，此外設計寬工作范圍的帶隙基準、高轉換速率的襯底電位選擇電路，并結合子模塊使其能控制多個方位，提升了整個芯片在工作范圍、穩定度和功耗方面的性能，符合現今電源管理芯片發展的趨勢，在所需電壓不高的應用中具有較廣闊的市場應用價值。

1 優化整體結構使能控制的PSM調制電荷泵

本文所設計的 PSM 調制升壓電荷泵拓撲結構如圖 1所示，主要由振蕩器、時鐘邏輯控制電路、帶隙基準、比較器、襯底電位選擇電路和 2倍壓電容轉換器(包括 4個開關 MOS管、減小輸入紋波的輸入電容 CIN、輸出電容 COUT和泵電容CPUMP)構成。分壓電阻 R1、R2和遲滯比較器構成反饋網絡，當輸出分壓信號 VA低于遲滯比較器的下遲滯電壓 VTHN時，比較器輸出信號開啟振蕩器，電荷泵正常工作，時鐘邏輯控制電路控制M2、M3和M1、M4兩對管子的輪流導通，通過泵電容把電荷從輸入轉移到輸出，當輸出分壓信號 VA高于 VTHP時，比較器輸出信號關斷振蕩器，此時 4個開關均關斷，輸出電容提供負載所需要的全部電流。

圖1 PSM調制電荷泵Fig.1 PSM modulation charge pump

為全面降低靜態功耗，本設計中將振蕩器、邏輯控制電路、比較器和帶隙都設計了各自的使能端 EN，在整體電路中結合幾個門電路相互配合工作，實現同時完全關斷子模塊電路的功能，將芯片應用于其他系統中，當使能信號無效也就不會有帶隙等模塊消耗的不必要靜態損耗，關斷電流為 pA級，這將提高電池的使用壽命。此外 PSM 調制在跨過的周期內，完全沒有開關損耗，有效減小了靜態電流，提高了效率。

2 關鍵電路的分析與設計

2.1 時鐘邏輯控制電路

圖 2為時鐘邏輯控制電路圖。在 PSM調制電荷泵中，調制控制邏輯模塊(圖1中的Clk_Logic_Control模塊)是一個最重要的部分，它決定著整個芯片能否正常運行，在本設計中它由數字電路實現。根據 FB_ON(Vref、VA和通過比較器產生的信號)的高低電平狀態，當 FB_ON＝0時輸出一個信號OSC_ON＝1，開啟并將振蕩器產生的時鐘信號 CLK轉換為4個時鐘信號 CK1～CK4控制開關管 M1～M4的通斷，當FB_ON＝1時輸出OSC_ON＝0來控制振蕩器，使能EN端將其關斷不產生 CLK，進而控制電荷泵的工作狀態。開關管工作時要求驅動的時鐘信號為兩相不交疊時鐘，以建立一段死區時間來防止M1、M3或者M2、M4同時導通，否則瞬間會有大電流從電源流向地。死區時間的調整通過選擇適合的延時器Delay來完成。權衡效率與電路復雜程度，在所設計的整體時鐘邏輯控制電路中完成產生兩相不交疊時鐘的部分采用交錯延時死區時間控制原理，利用與非門和反相器形成閉鎖回路產生延時，結合由與非門 G5～G8(組成主觸發器)和 G1～G4(組成從觸發器)構成的主從 SR觸發器，且該主從觸發器為S和R端接到輸出的2分頻器，整體即可實現將時鐘CLK’分頻為兩相不交疊時鐘 T1、T2的功能。T1、T2輸入到后續門電路，當芯片輸入使能信號EN為高電平時，得到4個控制晶體管的時鐘信號CK1～CK4。

因FB_ON為帶隙基準電壓和電荷泵輸出采樣電壓VA通過比較器比較后產生的信號，需要考慮的是，PSM調制模式的電荷泵輸出電壓紋波比線性調制模式大，加上帶隙基準電壓也會隨著溫度等環境因素而輕微波動，所以兩者比較后產生的FB_ON信號也會不穩定而可能帶有尖峰噪聲，引起振蕩器誤操作，控制邏輯混亂，最終導致輸出電壓沒有穩定在所需數值。為防止該現象，本設計在產生不交疊時鐘之前加入能夠抑制FB_ON尖峰噪聲的數字電路，更穩妥地防止尖峰噪聲帶來的誤操作問題。利用兩個帶有異步預置端和清零端的維持阻塞型D觸發器A、B構成一個去抖電路結構，D端與置位端都接入電源電壓，輸出端 QA接入 B的清零端，FB_ON接入 A的清零端，輸出兩個信號VCON和OSC_ON，分別控制4個開關的工作與否和振蕩器的信號。如果輸出電壓高于 5 V，信號OSC_ON變低電平關斷振蕩器，VCON與CLK、EN信號通過三輸入與非門，共同決定 CK1～CK4的產生和關斷。該部分滿足當 FB_ON帶有尖峰噪聲，且噪聲脈寬小于兩個 CLK時，VCON和OSC_ON不會隨著FB_ON的變化而變化。

圖2 時鐘邏輯控制電路Fig.2 CCL circuit

圖3 時鐘邏輯控制時序圖Fig.3 CCL sequence chart

圖 3為時鐘邏輯控制電路的仿真時序圖，圖中表明信號VCON和OSC_ON不受FB_ON在變化過程中出現的尖峰噪聲的影響。兩相無交疊時鐘信號 CK1～CK4的死區時間約為38,ns。

2.2 帶隙基準源

內部基準電壓對輸出電壓精度和穩定性有決定性作用，也決定了芯片的工作溫度和電壓范圍。圖 4為本文所設計的寬工作范圍低溫度系數帶隙基準源，輸入的使能端EN為0時有效。電容 C1主要起到環路補償作用，增加整個環路的穩定性。考慮到 PSM 調制方式產生的輸入電流紋波也較大，在該帶隙中加入由R6和C2組成的低頻濾波網絡來濾除電源可能帶有的高頻電壓噪聲，提高帶隙基準的電源抑制比。該電路所有晶體管采用CSMC 0.5 um CMOS工藝中的低閾值管進行設計。

圖4 帶隙基準源的電路結構Fig.4 Gircuit configuration of bandgap reference

根據BJT晶體管BE結電壓和電流的關系及電阻R3上的壓降可得：

運算放大器將Q3和Q4的集電極設在相同的電位，設電阻R3＝R2，則IC3＝IC4。設晶體管Q3的并聯數是晶體管Q4的8倍，則IS3＝8IS4。則電阻R3上的壓降為：

晶體管Q4的基極電位為：

則基準電壓Vref為：

適當地選取 R1、R3和 R4的電阻值，可以使兩項之和達到零溫度系數，從而得到溫度特性較好的基準電壓。

一般 BJT晶體管的 BE結電壓變化很小，可以近似地認為 VBE(Q4)＝VBE(Q5)，則通過晶體管 Q5和電阻 R5產生的基準電流Iref為：

從式(5)可以看出，產生的基準電流近似為一個 PTAT電流，為比較器(Compare模塊)提供偏置電流Iref。

基準電壓 Vref隨工作電壓和工作溫度的變化關系如圖 5所示。當環境溫度為 27 ℃，電源電壓 Vin在 1.8～4.6 V的范圍內 Vref最大變化了 0.905 mV，Vref的變化非常小；當 Vin為3,V，溫度從-35～＋125 ℃變化時，Vref最大變化了 9 mV。以上仿真均在 tt、ff、ss、fs、sf工藝角下進行容差分析，說明不同工藝角下Vref的溫漂曲線幾乎不變。具有寬工作電壓和寬溫度范圍的帶隙決定了整體電荷泵升壓電路具有寬工作范圍的特性。

圖5 5種MOS管模型下Vref和Vin的關系以及溫漂曲線Fig.5 Relation of Vrefand Vinand temperature excursion curve under 5 MOS

2.3 襯底最高電位選擇電路

在4支開關晶體管中，為防止P管襯底pn結正偏，發生閂鎖效應，需要對大 MOS管的襯底電壓進行控制，常將其接到整個電路的最高電位 VMAX。此外，隨著電荷泵電容的充放電，會較大地改變開關管的柵壓，故直接驅動開關管的時鐘信號CLK1～CLK4是需要由CK1～CK4經過驅動電路Driver進行時鐘電位提升到最高電位VMAX的，以保證開關管能夠正常關斷。如文獻[4]等產生最高電位的傳統做法是采用一對PMOS開關來完成，通常為減小導通電阻，PMOS管的尺寸與大尺寸開關管的大小相似，這將嚴重浪費芯片面積。圖6為專門設計的VMAX選擇電路結構，輸入端口IN1和IN2分別接芯片電源電壓 Vin和輸出電壓 Vout。開始時Vout較小，Vin具體有一定的電壓值，M1處于線性區，M2截止，A點為高電位，使M13導通，B點為低電位，經過兩個反相器后通過M18、M20，Y≈Vin。隨著 Vout的升高，M2管導通，A點的電位被拉低，M13截止，M7～M10開始有電流的產生，但在Vout＞Vin之前，M11一直處于截止區，B點的電位一直為低電平，Y還是一直輸出 Vin，當 Vout＞Vin時，M11管導通，B點的電位被拉高，從而通過一個非門后輸出一個低電平，再由M19、M21管輸出一個接近Vout的值。隨著Vout的繼續升高，近似輸出VMAX＝Y≈Vout的電壓值。

圖6 襯底最高電位選擇電路Fig.6 Selective circuit of substrate Max. potential

3 版圖設計與系統仿真

芯片版圖采用CSMC 0.5 um DPTM工藝完成，考慮了布線通道、對稱性、防干擾隔離等原則，經過調整后整體布局比較緊湊，節省了版圖面積，降低成本。圖7為該PSM調制升壓電荷泵電路版圖，面積約為 430,μm×316,μm，大寬長比的MOS管占據了大部分面積。

圖7 芯片版圖Fig.7 Chip layout

提取版圖寄生參數后新建 config視圖對整體電路進行后仿真，采用Cadence spectre仿真工具進行，取CPUMP＝220 nF，CIN＝COUT＝2.2 μF，4個開關管 MOS的寬長比為(W/L)p＝(W/L)n＝2,000/1，典型條件下，Vin＝3,V，振蕩器頻率為1,MHz，T＝25,℃，給一個使能信號 EN，在負載電流為 5,mA時得到穩定后的輸出波形如圖 8所示，穩定輸出電壓 Vout＝5 V，紋波電壓約為36 MVP-P。

圖8 穩定工作后的芯片Vout、總電流以及開關管電流Fig.8 Vout, total current and switch current of a stable ship

EN為0時，所有模塊沒有使能，芯片關態電流幾乎為0，EN高電平到達后芯片啟動工作，當輸出電壓大于 5 V時，比較器輸出為 1，與 EN通過與非邏輯輸出 0，再通過非門得到1，即使得 FB_ON為高電平，進而使控制振蕩器的信號OSC_ON為 0，立刻關斷振蕩器，跳過一定的周期，無開關損耗。圖 8中從芯片穩定工作后的總電流I總和 4個開關管的Ids1～Ids4電流可看出芯片交替振蕩和關斷以維持穩定的輸出電壓。波形I總的水平線段即為靜態電流，約 69 μA，動態電流最大為40 mA。開關管M1～M4切換時的最大脈沖電流分別為24 mA、39 mA、40,mA、27 mA，比文獻[4]中相對應開關管切換產生的最大脈沖電流(146.2 mA、57.6 mA)有了明顯改善。極低的動態和靜態電流可有效提高系統轉換效率，降低功耗。

芯片輸出溫度特性主要由帶隙基準的溫漂決定，因基準溫漂只有 9 mV左右，故芯片輸出電壓也有良好的溫度特性，圖9為-35～+125 ℃范圍內輸出電壓只變化了18 mV左右。

圖9 輸出電壓隨溫度的變化Fig.9 Variation of output voltage with temperature

4 結 語

基于CSMC 0.5 um CMOS工藝設計了一種低靜態功耗、寬工作溫度范圍、高穩定性低紋波的高效 PSM 調制 DC-DC升壓芯片，重點分析了改進的使能控制、時鐘邏輯電路，帶隙基準和襯底最高電位選擇電路，采用電容器來貯存能量實現電壓提升，占用空間小，使用成本較低。仿真結果表明，通過對電路的優化設計，進一步提升了芯片的功耗、穩定性以及工作性能，具有較大的研究意義和市場應用價值。

［1］ Gendensuren M，Park J W，Lee C S，et al. Low power integrated 0. 35 μm CMOS voltage-mode DC-DC boost converter [C]//2013 Fourth International Conference on Power Engineering，Energy and Electrical Drives，Istanbul Turkey，2013：502-505

［2］ 陳炳滿. 高效升壓 DC-DC轉換器設計[D]. 西安：西安電子科技大學，2014.

［3］ Wong O Y，Tam W S，Kok C W，et al. A novel gate boosting circuit for 2-phase high voltage CMOS charge pump [C]//IEEE International Conference of Electron Devices and Solid-State Circuits，2009：250-253.

［4］ 胡央維. 3～5,V電荷泵升壓型半導體LED照明光源驅動芯片[D]. 杭州：浙江大學，2006.

［5］ 李精文. 高效電荷泵DC-DC白光LED驅動芯片的設計[D]. 大連：大連理工大學，2007.

［6］ Luo P，Luo L Y，Li Z J，et al. Skip cycle modulation in switching DC-DC converter [C]// IEEE 2002 International Conference on Communications，Circuits and Systems and West Sino Expositions，2002：1716-1719.

［7］ 熊富貴，羅萍，李肇基，等. PSM 調制電荷泵電路[J]. 微電子學，2004，34(2)：125-127.

［8］ 施敏，王強，張士兵，等. 基于0.5,μm CMOS工藝的PFM調制DC-DC升壓電路設計[J]. 微電子學與計算機，2010，27(5)：27-30.

［9］ 張彥科，鮑嘉明. 一種基于升壓 DC-DC變換器的白光 LED驅動芯片[J]. 微電子學，2011，41(4)：525-527.

［10］ 林少波. 高精度高電源電壓抑制比CMOS帶隙基準源設計[D]. 西安：西安電子科技大學，2012.

［11］ 付軍輝，秦忠洋. 一種高轉換速率襯底電位選擇電路的設計[J]. 中國集成電路，2008，17(12)：40-43.

［12］ Allen P E，Holberg D R. CMOS模擬集成電路設計[M].馮軍，李智群，譯. 2版. 北京：電子工業出版社，2012：359-386.

［13］ 畢查德·拉扎維. 模擬 CMOS集成電路設計[M]. 陳貴燦，程軍，張瑞智，等，譯. 西安：西安交通大學出版社，2002：309-327.

［14］ 何樂年，王憶. 模擬集成電路設計與仿真[M]. 北京：科學出版社，2008：196-286.

［15］ 小林芳直. 數字邏輯電路的ASIC設計[M]. 蔣民，譯.北京：科學出版社，2004：33-51.

A Design of Improved High-performance PSM Modulation Boost IC

ZHANG Zifang
(Tianjin Lianda Communication Development Ltd.，Tianjin 300192，China)

A design of PSM (Pulse Skip Mode) boost DC-DC IC base on CSMC 0.5 μm CMOS technology was presented. The circuit’s overall structure was optimized to greatly reduce the static power. In the study, a clock logic control circuit which can prevent oscillator from accidental gesturing, a wide range low temperature coefficient band gap reference and a substrate maximum potential selector circuit were separately designed to effectively restrain ripple derangement, decrease the pulse current flow through the switching transistor, broaden the IC’s temperature range, avoid latch up phenomenon and decrease the chip area. As simulation results indicated, the proposed improvement measures enabled this IC’s lower steady ripple, lower static power and wider working temperature range compared with traditional voltage doubling charge pumps, thus further improving the performance of boost charge pump chips.

PSM modulation；logic control；pulse peaking；static current；substrate potential

TN432

A

1006-8945(2015)11-0023-04

2015-10-08