面向宇航應用的高性能多核處理器S698PM芯片的設計

1 SPARC宇航處理器的發展

歐空局(ESA)1992年采用SPARC 處理器作為其新一代的宇航處理器架構，并推出了第一款基于SPARC V7指令集的套片ERC32[2]，1998年ESA又推出了整合ERC32套片之后的單片TSC695[3]。2002年Leon2[4]核發布；同年ATMEL公司基于LEON2核設計生產了高可靠宇航級芯片AT697[5]。2004年LEON3核由Gaisler公司發布。產品方面，瑞典AeroflexGaisler公司基于LEON3核開發了以GR712RC[6]為代表的宇航芯片。2010年，瑞典AeroflexGaisler公司公布了比LEON3核具有更高性能、更高集成度的LEON4核的設計思路[7]。LEON4核擬采用先進的“Non-blocking”流水線技術、指令流緩存器技術，具有帶指令FIFO的浮點控制器，帶DMA功能的緩存器控制器，128位處理器交互總線以及整型處理和浮點處理并行的雙流水線指令執行系統[8]。LEON4是目前SPARC V8處理器的最新版本。

國內方面，SPARC架構嵌入式處理器和LEON核在2000年左右被引入，如今SPARC架構嵌入式處理器已成為中國航天領域的主流處理器。2003年歐比特公司推出了第一款基于LEON2核的處理器S698[9]，之后又于2010年推出了S698-T[10]。2011年推出了基于LEON3核的四核處理器S698P4[11]，2013年[12]歐比特公司自主研制了與LEON4核完全兼容的具有抗幅照性能的多核處理器S698PM成功流片，該芯片是世界上第一款兼容LEON4核的SOC芯片，除具有LEON4核所有的優點外，還集成了豐富的片內外設。另外，北京航天自動控制研究所基于LEON2核設計了PLC型箭載芯片[13]，北京微電子技術研究所基于LEON2核設計了BM3803宇航芯片[14],北京控制工程研究所基于LEON3核設計了SOC2008[15]和SOC2012[16]宇航芯片。

2 S698PM芯片的主要優勢

S698PM[17]芯片采用國際先進LEON4內核，具有以下特征：

1)高性能：采用對稱多處理器(SMP)架構，內部集成4個同構的高性能處理器核心，核心與核心、核心與外設之間均通過特定的片內總線進行互聯，以實現高速的數據交換；

2)高可靠：采用寬溫物理工藝進行流片。采用三模冗余(TMR)技術對內部所有時序邏輯單元進行了冗余加固，采用檢錯糾錯(EDAC)技術對內部存儲器和外部存儲器接口進行了檢錯糾錯加固的抗輻照加固設計；

3)高集成度：片內集成了豐富的片上外設，包括GPIO、UART、定時器、中斷控制器、調試支持單元、存儲器控制器、1553B總線控制器、CAN總線控制器、以太網控制器、SpaceWire總線節點控制器、CCSDS遙控遙測控制器、USB2.0主控器、SPI主控器和I2C控制器等功能模塊；

4)易使用：片內集成在線調試支持單元(DSU)，可以通過UART、以太網或JTAG等接口直接連接DSU來訪問芯片的寄存器、存儲器和外設，方便進行軟、硬件調試和開發。另外芯片支持eCOS,VxWorks及Linux等嵌入式操作系統，可方便地實現高性能多核并行處理系統的設計。

圖1 S698PM芯片的結構框圖

3 性能優化設計

本節將從芯片的片上總線設計、二級緩存設計等方面入手，闡述S698PM芯片獲得高性能的設計方法和途徑。

3.1 片上總線的設計

第一款SPARC V8四核并行處理器SOC芯片S698-P4由于內部4個處理器核心以及片內高速外設都通過一條32位帶寬的AHB總線互聯，結果造成了總線沖突和總線競爭的現象頻發，極大地限制了S698P4芯片處理性能的提高。因此在設計S698PM時，對片內總線進行了重新設計(如圖2所示)：

1)4個處理器核心通過一條128位帶寬的AHB總線(簡稱AHB128)進行互聯；

2)采用一條32位帶寬的AHB總線(簡稱AHB32)作為片內高速外設的互聯總線；

3)采用一條32位帶寬的APB總線(簡稱APB32)作為片內低速外設的互聯總線；

4)AHB128，AHB32以及APB32均具有各自的總線控制器，控制和仲裁總線的訪問操作；

5)AHB128總線與AHB32總線間通過AHB128/AHB32橋接器交換數據；

6)AHB32總線與APB32總線間通過AHB32/APB32橋接器交換數據。

圖2 S698PM芯片的片內總線連接示意圖

從圖2可以看出，AHB128總線的主設備為4個處理器核心，從設備為AHB128/AHB32橋接器。AHB32總線的主設備為AHB128/AHB32橋接器，從設備為AHB32/APB32橋接器以及各片內高速外設(如以太網控制器、SpaceWire總線節點控制器和JTAG控制器等)。APB32總線的主設備為AHB32/APB32橋接器，從設備為各片內低速外設(如GPIO、UART、中斷控制器和SPI主控器等)。采用上述設計方法提高了數據吞吐效率，從而提高了芯片的整體處理能力。

3.2 二級緩存設計

由于S698-P4處理器核心的一級緩存容量有限，使得處理器在計算過程中需要頻繁地訪問外部存儲器，從而導致整個芯片的效率較低。為了規避此類問題，在S698PM芯片中加入了512KB的二級緩存(L2 Cache)。二級緩存位于外部存儲器控制器與CPU互聯總線AHB128之間(如圖3所示)。AHB128總線是二級緩存的主機，二級緩存是外存儲器控制器的主機。這種設計提高了處理器核心訪問外部存儲器的效率，進而提高了處理器的性能。S698PM芯片二級緩存的用戶可用容量為512KB，但由于二級緩存需要支持EDAC功能，故其物理容量為512KB+128KB，其中128KB為EDAC校驗碼存放區，其對用戶透明。

圖3 S698PM L2 Cache的位置及連接關系示意圖

由于引入了二級緩存，S698PM芯片處理器核心對存儲器的訪問將有所不同，下面就以讀數操作為例，描述處理器核心發起的讀存儲器數據的過程(如圖4所示)，寫數操作與此類似，在此不做贅述。

圖4 S698PM芯片二級Cache操作流程圖

4 可靠性優化設計

S698PM芯片的目標應用領域是航空航天電子系統，因此要求S698PM芯片除了具有軍用集成電路的可靠性指標外，還要具有一定的抗輻照能力，本節主要對S698PM芯片抗輻照加固設計進行闡述。

4.1 時序邏輯的抗輻照加固設計

在太空環境中，集成電路中的時序邏輯電路(主要指各類型的觸發器Flip-Flop)可能受到高能粒子或射線的沖擊，導致狀態翻轉，進而可能引起系統的誤操作，造成嚴重后果，因此，需要對集成電路中的時序邏輯電路進行抗輻照加固設計[18]。另外，集成電路中的組合邏輯電路不具有狀態記憶或狀態保持功能，即使發生瞬間翻轉，也會瞬時被輸入狀態刷新恢復，不會傳遞到下一級電路，即不會引起錯誤的傳遞，因此,不考慮對此類型電路進行抗輻照加固。

采用“三模冗余”(即TMR)[19]的方法對S698PM芯片中的時序各類型觸發器進行加固，其原理如圖5所示，而基本思路就是用電路b替換電路a(即用“3個同類型的觸發器+3取2表決電路”替換1個原來的觸發器)，達到加固效果。從電路功能層面分析，電路a和電路b的真值表是等同的，故可以用電路b替換電路a。

對于電路a來說，如果在某一時刻，觸發器被強射線擊中，致使其輸出Y發生錯誤翻轉，而且該錯誤翻轉狀態至少會保持1個時鐘周期，并且此錯誤翻轉還會傳遞到下一級電路，引起不可預計的后果。

在圖5中，電路c為“3選2表決電路”，其邏輯表達式如式(1)：

Y=Y1*Y2+Y2*Y3+Y1*Y3

(1)

電路c是一個純粹的組合邏輯電路，其包含4個標準單元(Standard Cell)，即3個二輸入與邏輯單元和1個三輸入或邏輯單元。但在S698PM芯片中，為了減少“3選2表決電路”帶來附加延時，設計了另外一款“3選2表決電路”(如圖6所示)，該電路由2個標準單元AOI2X3以及OAI2X3組成，其中AOI2X3邏輯表達式如式(2)所示，OAI2X3邏輯表達式如式(3)：

D=A*B+C

(2)

D=(A+B)*C

(3)

根據圖6所示的連接關系以及式(2)和(3)的邏輯關系，可以得出S698PM芯片的“3選2表決電路”的邏輯表達式，具體如式(4)：

Y=Y1*Y2+Y2*Y3+Y1*Y3

(4)

圖5 觸發器三模冗余加固原理示意圖

圖6 S698PM“3選2表決電路”原理示意圖

顯而易見，式(4)與(1)完全一致，這說明圖6所示的“3選2表決電路”與圖5所示的“3選2表決電路”功能完全相同，但是前者只包含2個標準單元，布局布線后其電路面積、功耗以及延時等性能均優于后者。

4.2 存儲器的抗輻照加固設計

在太空環境中，電子系統的存儲器(如數據存儲器RAM、程序存儲器ROM以及片上緩存Cache等)中的存數單元(bit)也可能被高能粒子或射線打翻，發生單粒子翻轉(SEU)事故。為了規避此類事故，需對系統的存儲器的抗輻照加固。

S698PM芯片采用了檢錯糾錯(EDAC)的方法來實現對片內存儲器(如一級緩存、二級緩存等)以及外部存儲器的抗輻照加固，其基本思路是：

1)在原存儲器主機(如一級緩存控制器、二級緩存控制器、外部存儲器控制器等)的后一級增加EDAC模塊，使得系統具有自動產生校驗碼、自動檢錯、自動糾錯和自動報告錯誤狀態等功能；

2)對存儲器進行擴展，在原有數據存儲器基礎上增加校驗碼存儲器，校驗碼存儲器與原有數據存儲器共用地址、讀有效、寫有效以及片選信號，而且二者的存儲器類型、操作時序以及地址深度需保持一致。

S698PM芯片對存儲器的抗輻照加固設計的目標是“糾一檢二”，即若“數據+校驗碼”發生一位錯誤，S698PM芯片將自動進行糾正；若“數據段+校驗碼段”發生兩位或兩位以上的錯誤，S698PM芯片將無法對其進行糾正，但要將錯誤狀態以及該錯誤發生的地址報告給處理器核心。

圖7 S698PM存儲器檢錯糾錯設計原理示意圖

由圖7可知，S698PM芯片中存儲器檢錯糾錯模塊(簡稱EDAC模塊)上包含“校驗碼生成”和“檢錯糾錯”2個子模塊，二者采用的算法都是漢明碼(Hamming Code)算法。

5 結束語

綜上所述，S698PM是一款高可靠、高性能和高集成度的SPARC V8 SMP架構多核SOC芯片，其片上外設資源豐富，支持嵌入式操作系統，包括：VxWorks，Linux，RTEMS，eCos等,可廣泛應用于航空、航天領域，特別適合于需兼顧大量運算和復雜控制的宇航電子系統。測試結果表明當主頻配置到500MHz時，芯片峰值處理能力(扣除系統開銷因素)可達1652 DMIPS/1015MFLOPS。在可靠性設計方面，其總劑量(TID) 優于300Krad(Si)，單粒子翻轉(SEU)優于1E-5錯誤/器件/天，單粒子栓鎖(SEL)優于99.8MeV.cm2/mg。因此，在核心宇航元器件的自主、可控、高性能國產化方面，S698PM處理器能夠為我國航空航天電子系統提供技術及產品保障。

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Design of High-performance Multi-core S698PM for Space Applications

Yan Jun，Jiang Xiaohua，Tang Fangfu，Gong Yonghong, Yan Zhiyu, Huang Xiaohu

Zhuhai Orbita Control Engineering Co.,Ltd., Zhuhai 519080, China

ThedevelopmentofSPARCarchitectureembeddedprocessorsforaerospaceapplicationsissummarized.Thedesignofanewgenerationofhighperformanceandradiation-hardenedSPARCmulti-coreprocessorSOCchip(S698PM)ispresentedwiththedescriptionofthedesigntechniquesofSOCperformanceandreliabilityoptimization.TheS698PMprocessorisdesignedinSMPsymmetricmultiprocessorarchitecturewithquad-corehighperformanceV8 SPARCprocessorsrunningona128-bithighspeedbus.Itisconfiguredwithtwo-levelcachemechanismwhichenablestheprocessortoachieveamuchhigherdatathroughputcapacity.TheS698PMprocessorhasfeaturesofsuperiorreliabilitydesignandavarietyofembeddedreal-timeoperatingsystems(EOS)isfullysupported.Duetoarichsetofon-chipperipheralsandextensiveaerospacebusinterfacesdesigned,theS698PMprocessorisaidealdesignforaerospaceorientedapplications.

SPARC V8；Quad-coreSoC；RISC; SMParchitecture；Rad-hardenedprocessor； EDAC；TMR； SEU；TID； SEL

2016-06-23

顏軍(1962-)，男，山東人，博士，主要研究方向為智能控制、模糊控制、高可靠嵌入式控制器及SOC芯片的設計及產業化;蔣曉華(1978-)，男，湖南人，碩士，高級工程師，主要研究方向為計算機智能控制、多核架構芯片設計;唐芳福(1978-)，男，湖南人，工程師，主要研究方向為系統集成設計、高可靠SOC設計;龔永紅(1977-)，男，湖北人，工程師，主要研究方向為嵌入式操作系統;顏志宇(1984-)，男，山東人，工程師，主要研究方向為多核芯片應用;黃小虎(1967-)，男，山東人，工程師，主要研究方向為多核芯片應用。

TP332

1006-3242(2016)04-0089-06