MCU存儲器雙倍速率控制技術研究

(廈門海洋學院 信息技術系，福建 廈門 361000)

0 引言

MCU存儲器即為微控制單元存儲器，該存儲器芯片不但可以集成計算機中的CPU，也可以集成與外部直接通信的多種接口，比如串行外設接口spi。MCU存儲器是一種在外部同步控制條件下實現數據讀寫與存儲的，需要不斷刷新地址才能允許用戶訪問[1]。由于各種處理器工作頻率加快，使存儲器讀寫與存儲性能成為了約束存儲器性能的主要原因[2]。對于人們應用需求的不斷變化和協議不斷升級，MCU存儲器的雙倍存儲速率成為了當下最重要的存儲工具，利用該存儲器不但能夠提高存儲速率，還能減少人工勞動力，但同時對于速率的不精準控制問題也逐漸凸顯出來。采用傳統控制技術存在控制精準度低的問題，不能滿足實際存儲過程中對于雙倍速率精準控制的需求，為此，提出了基于擬合的存儲雙倍速率速率精確控制技術。

1 基于擬合的存儲雙倍速率速率精確控制技術

對于MCU存儲器雙倍速率精確控制設計思想如下：

首先采用分時加載存儲技術對MCU存儲器的存儲數據進行擬合，然后設置MCU存儲器控制性能，并對雙倍存儲速率控制下達指令，最后在Xscale處理器上對存儲速率進行精確校正[3]。

1.1 存儲數據擬合

對K9K8G08UOA型號的MCU存儲器芯片進行操作時，編程會消耗大量時間，若想控制存儲速率需從兩個方面展開研究[4]。一是對多個芯片并行的存儲器進行數據存儲，二是將編程所消耗的時間充分利用，采用分時加載存儲技術計算存儲速度：

(1)

公式(1)中：m1為存儲的數據量；m2為并行操作芯片數量；n1為流水級數；n2為分時級數；t為加載時間，由公式(1)可獲取MCU存儲器單倍存儲速率，將該速率乘以2，即為雙倍存儲速率。

根據上述獲取的雙倍存儲速率，使用主頻率為500 MHz的IX P2400的微引擎所發送的存儲指令作為一個時鐘周期，可滿足測試流量對存儲速率精準度的需求[5]。數據幀結構包括幀首部、數據幀和循環冗余校驗三部分，其中幀首部是由一個前同步碼7字節和幀開始符1字節、源物理6字節、目的物理6字節組成的；數據幀是由長度為50-1500字節組成的；循環冗余校驗是由長度為4字節校驗結果組成的[6]。不同幀數之間的連接至少需要12字節的信息數據，分時加載存儲技術的實現關鍵在于能夠使用擬合方法準確推算出數據存儲速率。因此，需對存儲器中的并行總線進行分析，采用分時加載存儲技術對MCU存儲器的存儲數據進行擬合。

1.1.1 并行總線

在MCU存儲器中實行并行總線方式，能夠拓寬數據總線的寬度，進而方便海量數據的存儲。該拓寬方式是將m2片的并行操作芯片組成一個長為m2，寬為8的存儲模塊，該模塊用來存儲具有相同地址的信號。將這個模塊當作一個完整的存儲器模式完成操作，并對不同數據進行加載[7]。經過加載后的數據存儲量為原始單片芯片存儲的m2倍，存儲速度也是原始數據存儲速度的m2倍。

根據上述并行原理，將2片芯片組成一個存儲模塊，該模塊可存儲來自同一發送源的同址信號數據，經過數據加載，存儲器的容量為原始容量的2倍，那么存儲速率也為原始數據速率速度的2倍。

1.1.2 分時加載存儲技術

根據上述存儲器中的并行總線方式，拓寬數據總線寬度，并采用分時加載存儲技術對數據加載和編程進行擬合，具體擬合過程如下所示：

同時加載第一組的每一個芯片上的數據，使得經過加載后的數據能夠同時進入到編程階段；再對第二組芯片上的數據同時加載，使得第二組經過加載后的數據也能夠同時進入到編程階段；之后再對第三組芯片上的數據進行加載并自動編程，如此循環，直至完成最后一組的數據加載[8]。當最后一組數據完成加載時，需及時判斷第一組編程是否結束，如果沒有結束，那么存儲過程需持續進行；如果結束，需立即再次加載并自動編程，形成分時加載存儲的擬合狀態。存儲模塊數量就是分時加載存儲的級數，對于該級數的確定需先充分考慮存儲器的連續加載方式，當最后一個模塊完成數據加載時，第一組的編程也呈現結束等待狀態，那么對于第一組數據的再次加載并自動編程就無需等待直接進行[9]。如果第一組芯片上的數據加載與編程的總時間超過最后一組數據加載時間，那么第一組直接進行編程等待階段，不能實現連續性的分時加載，因此，為了實現連續性的分時加載存儲數據的擬合，需規定分時加載存儲時間：若要滿足連續性的分時加載存儲擬合要求，分時加載等級所耗費的時間應大于各個模塊的編程時間，只有這樣才能滿足連續存儲要求[10]。以8級分時為例，根據上述內容設計連續性的分時加載數據擬合流程，如圖1所示。

圖1 分時加載數據擬合流程

由圖1可知：采用分時加載存儲技術節省了大量編程時間，并極大的提高了存儲速度，有效實現了分時加載存儲數據的擬合，符合存儲數據的函數關系，方便控制指令的下達。

1.2 控制指令設置

針對控制指令的設置需先對MCU存儲器控制性能進行規定：

配置突發數據長度成2的倍數增加，并對物質數字識別號碼等待時間按照雙倍速率同步動態隨機存儲要求進行設置。模式寄存器可用LOAD_MR來表示；自動刷新可用AUTO_REFRESH來表示；在接口處采用100 MHz的雙倍數據存儲速率，提供物質數字識別號碼之間的零時鐘偏移信息[11]。

根據控制性能，對雙倍存儲速率控制下達指令：

1)按照磁共振波普學原理設置數據寄存模式，方便確定存儲器的地址延遲和突發長度等模式，激活腳本程序代碼指令所對應的地址，同時將行地址輸入進去，再通過一一對應選擇規則將列地址輸入進去。將行、列地址數據進行讀出或寫入，待讀寫操作完成之后，使用預編譯頭文件命令終止操作。

2)設置空操作指令為：u_and=00001；

3)根據空存儲操作指令，設置數據寄存指令：u_and=00001；u_addr[2:0]=數據突發長度(01…>2.01…>4.01…>8)，u_addr[3:2]= 地址延遲(01…>2.01…>2.50…>3)，u_addr[0:0]=0；

4)程序將自動刷新計數器在管理隊列中的地址，按照14.61微秒的速度進行刷新；

5)設置自動預充寫：u_and=00101，突發長度停止增長：u_and=10000，列地址為：S8=1；

6)設置自動預充讀：u_and=00102，突發長度停止增長：u_and=10000，列地址為：S8=2。

根據該控制指令分別對分時存儲和空存儲操作進行精確校正。

1.3 精確校正

為了降低分時存儲和空存儲操作在存儲速率上所帶來的誤差，需在Xscale處理器上對存儲速率進行精確校正。

1.3.1 分時存儲操作校正

分時存儲操作是以存儲器中的并行總線方式拓寬數據總線寬度的，并以此為基礎實現數據加載和編程的擬合，若要滿足連續性的分時加載存儲擬合要求，分時加載等級所耗費的時間應大于各個模塊的編程時間，只有這樣才能滿足連續存儲要求。但是該過程存在網絡包較長，容易造成數據存儲速率控制結果出現誤差，為了降低該部分的誤差，需對每個網絡包傳遞之間產生的時延誤差進行校正。

選擇一個分時存儲操作循環作為數據包與數據包之間的傳輸時延，設Total+1表示存儲速率降低、Total-1表示存儲速率上升。以8個分時存儲操作循環為例，設定存儲速率誤差為S，速率上升或降低情況如下所示：

當S≥8時，存儲速率表現為Total+8；

當1≤S<8時，存儲速率表現為Total+1；

當-1≤S≤0時，存儲速率表現為Total-1；

當S≤-8時，存儲速率表現為Total-8；

根據存儲速率表現形式，對最后一個模塊完成數據加載以及第一組數據再次加載并自動編程過程進行校正，可縮小該過程中數據包與數據包之間的傳輸時延，從而降低數據存儲速率出現的誤差，從一定程度上彌補了分時存儲操作存在誤差的缺點。

1.3.2 空存儲操作校正

空操作指的是執行程序無法找到請求操作指令時，需定位到控制指令中來執行，利用該指令有效控制存儲速率。由于在執行空操作時受到干擾信號影響，導致數據存儲速率控制結果出現誤差，為了降低該部分的誤差，需對干擾環境中產生的誤差進行精確校正。

采用二分法實現在干擾信號影響下的數據存儲雙倍速率的精確校正，具體流程如下所示：

設H1為空操作最大循環次數；H2為空操作最小循環次數；V存為數據存儲速率，單位為bps；S為實際操作允許的誤差數值，統計單位時間內的并行微引擎的數據包存儲數量，即為存儲器實際存儲的速率。空操作平均循環次數為：

(2)

實際存儲速率測試函數為：

f=V存-t(H)

(3)

計算空操作平均循環次數H大小，將H代入公式(3)中，判斷函數數值大小。如果函數數值大于實際操作允許的誤差S，那么空操作最小循環次數H2與平均循環次數H大小一致；如果函數數值小于等于實際操作允許的誤差S，那么空操作最大循環次數H1與平均循環次數H大小一致。根據該操作調整實際存儲速率大小，能夠減小干擾信號帶來的誤差，及時校正空存儲操作對存儲速率控制所產生的誤差問題。

計算存儲速度，獲取雙倍存儲速率。實行并行總線方式，拓寬數據總線寬度，方便海量數據存儲。采用分時加載存儲技術對數據加載和編程進行擬合，有效實現了分時加載存儲數據的擬合，符合存儲數據的函數關系，方便控制指令的下達。設置MCU存儲器控制性能，并對雙倍存儲速率控制下達指令，根據該控制指令分別對分時存儲和空存儲操作進行精確校正，進而實現MCU存儲器雙倍速率的有效控制。

2 實驗

針對基于擬合的存儲雙倍速率精確控制技術有效性設計了實驗，實驗環境如表1所示。

在Xscale處理器上設定預期存儲速率，通過測試實際存儲速率來分析控制精準度大小。將控制指令混亂、傳輸延遲和信號干擾情況作為指標對MCU存儲器雙倍速率精確控制進行實驗驗證。

表1 實驗環境設置

2.1 控制指令混亂

控制指令也被稱為轉移指令，程序接收到某個執行指令時，通常會出現幾種不同的結果，此時程序必須選擇一條指令執行，根據不同指令要求改變程序執行結果。一旦在MCU存儲器中出現控制指令混亂現象，那么存儲速率的控制也將受到影響，為了使驗證結果更加可靠，將傳統控制技術與基于擬合的控制技術進行對比，結果如圖2所示。

圖2 兩種技術在控制指令混亂情況下精準度對比結果

由圖2可知：當可執行指令數量為10時，傳統控制技術精準度為56%，當可執行指令數量為56時，傳統控制技術精準度為2%；當可執行指令數量為48時，基于擬合的控制技術精準度達到最高為98%，當可執行指令數量為41時，基于擬合的控制技術精準度達到最低為25%。由此可知，控制指令混亂對存儲雙倍速率控制準確性具有嚴重影響，尤其是對傳統技術影響最大。由于基于擬合控制技術中含有空操作和分時存儲操作，能夠改善指令混亂問題，因此，控制指令混亂對基于擬合的控制技術影響效果較小。

2.2 傳輸延遲

在存儲過程中出現傳輸延遲，容易導致信號響應慢、數據接收不及時。一旦在MCU存儲器中出現傳輸延遲現象，那么存儲速率的控制也將受到影響，為了使驗證結果更加可靠，將傳統控制技術與基于擬合控制技術在傳輸出現延遲情況下，對控制精準度對比結果進行分析，如表2所示。

表2 兩種控制技術在傳輸延遲下精準度對比結果

表2中“—”代表出現延遲，對比兩種控制技術發現，當信號響應出現延遲時，傳統控制技術比基于擬合控制技術精準度要低10%；當數據接收出現延遲時控制精準度最小，基于擬合控制技術比傳統控制技術評估精準度高8%；當存儲過程出現延遲時控制精準度最大，傳統控制技術比基于擬合控制技術精準度要低21%。由此可知，傳輸延遲對傳統控制技術影響效果較大，使用擬合控制技術精準度較高。

2.3 信號干擾

在實際生活中，出現信號干擾問題嚴重影響存儲器的數據存儲，導致存儲速率受影響，針對信號干擾對技術準確性影響需將傳統控制技術與基于擬合控制技術進行對比，結果如圖3所示。

圖3 兩種技術在信號干擾情況下控制精準度對比結果

由圖3可知：初始兩種控制技術精準度分別為60%和90%，當信號干擾強度增加到50 Hz時，傳統技術控制精準度與擬合技術精準度持續下降，分別達到55%和78%。隨著信號干擾強度增加，兩種控制技術精準度呈折線形式下降，最終降為38%和45%。但在實際存儲過程中，存儲器最多能抵抗300 Hz強度的信號干擾，為此，在該條件下，采用擬合技術能夠使控制精準度最低達到60%。由此可知，在實際生活中，信號干擾對傳統控制技術影響效果較大，使用擬合控制技術精準度較高。

根據上述實驗內容，可得出實驗結論：

1)針對控制指令混亂問題，采用擬合控制技術，最高與最低控制精準度分別為98%和25%；而采用傳統控制技術，最高與最低控制精準度分別為82%和2%。

2)針對傳輸延遲問題，采用擬合技術比傳統技術在信號響應、數據接收與存儲延遲過程中控制精準度要高。

3)針對信號干擾問題，兩種控制技術精準度呈折線形式持續下降，但采用擬合技術控制精準度依然比傳統控制精準度高。

綜合上述內容可知，基于擬合的存儲雙倍速率精確控制技術使用效果較好，精準度較高。

3 結束語

針對MCU存儲器存儲雙倍速率控制問題，提出了基于擬合的存儲雙倍速率精確控制技術，根據對該控制技術的深入研究，解決了控制指令混亂、傳輸延遲和信號干擾等問題。使用該技術的創新點是采用分時加載存儲方法對數據加載和編程進行擬合，方便控制指令的下達，并根據MCU存儲器控制性能，完成控制指令精確校正，從而實現MCU存儲器雙倍速率的有效控制。雖然該技術在實驗室中得到了驗證，但是相對外界惡劣條件下依然可以保持這樣性能還有待考察，因此，在下一步工作中應進行外界現場實驗，保證該技術的穩定性能。