基于FPGA的轉速信號采集系統設計與實現

廖曉宇 黃新陽 時培燕

摘要：在航空發動機轉速控制系統中，轉速信號的采集結果將影響著飛機控制的安全性。由于轉速信號需實時監測，通過CPU直接進行頻率采集將耗費極大資源，功耗也隨之增大。本文設計了基于FPGA的轉速信號采集系統，通過硬件調理轉速信號后，送至FPGA使用高頻脈沖計數法進行轉速信號采集。針對轉速脈沖信號出現高頻異常干擾的情況，優化提出了檢測處理異常干擾的方法，通過仿真及測試，驗證達到了預期的采集精確度以及濾除異常高頻干擾的設計目標。

關鍵詞：轉速信號調理;轉速信號采集;FPGA

一、引言

轉速信號是航空發動機中控制的關鍵變量之一[1-3]，當轉速信號采集出現異常時將會引起轉速控制的振蕩，因而轉速信號采集的準確性與穩定性極為重要[4-8]。

相較基于CPU的轉速信號采集系統，FPGA集成規模與運算速度不斷提升，具有并行處理的優點，運算速度提升的同時，能夠降低功耗，減少CPU資源耗費。隨著FPGA被應用于更多的控制領域，基于FPGA的轉速信號采集系統應用愈加廣泛[9-10]。

本文設計了基于FPGA的轉速信號采集系統，首先對轉速傳感器采集的信息進行硬件調理，得到頻率相同的方波信號，然后由FPGA對該方波信號進行處理，實現對轉速信號的采集，采集精度可通過參數配置進行調節，最終采集結果可通過總線傳送給CPU。

二、轉速信號采集系統設計方案

轉速信號采集系統原理框圖如圖1所示，主要包括轉速信號調理電路、總線通信電路、FPGA、CPU，其中轉速信號調理電路包括帶通濾波電路、限幅電路、差分放大電路與滯回比較電路。

常用的轉速傳感器包括光電式、電容式、磁電式等，由于磁電式傳感器結構簡單且測量轉速范圍寬，航空轉速傳感器通常采用磁電式傳感器，利用電磁感應原理將音輪齒的機械旋轉而導致的磁場變化轉化為電信號輸出，因此轉速傳感器輸出電壓有效值與其采集頻率成正比。轉速電壓信號先通過帶通濾波電路進行濾波，帶通濾波電路由低通濾波器與高通濾波器級聯形成，高通濾波器中的隔直電容同時能夠實現對地、對電源的保護，并且允許轉速傳感器輸出信號過零的情況，本文選擇合適的電阻與電容，將帶通濾波電路的低頻截止頻率設置為需要采集最低轉速信號的頻率，高頻截止頻率設置為需要采集最高轉速信號的1.2倍。限幅電路通過穩壓二極管實現信號電壓鉗位，由此在傳感器檢測到過高頻率信號時能夠保護后級電路，防止后級電路因輸入電壓過高損壞。差分放大電路將傳感器輸出的電壓信號進一步放大，增強采集信號幅值，同時提高電路的抗干擾能力。滯回比較電路將差分放大后的信號與參考電壓進行比較，通過設置滯回區間，進一步濾波，防止波形不穩定導致的比較錯誤。

三、 轉速信號采集系統硬件可編程設計

（一）高頻脈沖計數法

航空轉速傳感器輸出的電信號為正弦波信號，經由轉速信號調理電路處理之后，成為標準方波信號送至FPGA。由于音輪齒制作工藝誤差的存在，音輪齒每個齒的寬度以及相鄰齒的間隔存在一定偏差，則對應每個齒所感應出的正弦波信號并不完全一致，調理得到的方波信號頻率存在一定偏差。為了消除此項誤差，本文采用高頻脈沖計數法，將N個方波對應的時間段記為一個完整周期，如圖2所示。在完整周期內對高頻脈沖信號進行計數，將計數值count存儲至寄存器，通過總線傳輸至CPU，由CPU軟件通過公式（1）計算得到實時轉速頻率。

（1）

其中，

N——音輪齒齒數的整數倍個數，個;

f0——高頻脈沖頻率，Hz;

count——當前完整周期內高頻計數個數，個。

（二）FPGA實現過程

本文系統時鐘使用總線時鐘，便于后續進行通訊，設置音輪齒齒數參數為NUM_GEAR，設置頻率上下限對應計數參數N_LIM_HIGH與N_LIM_LOW，并同時對當前輪頻率轉速脈沖個數以及高頻脈沖個數進行累計，待當前輪采集結束后刷新頻率采集結果。

本文的轉速信號采集的流程圖如圖3所示，首先進行上述參數配置，判斷FPGA是否處于復位狀態，若處于復位狀態，則各寄存器保持復位初始值，若不處于復位狀態，則對轉速脈沖信號輸入進行時鐘同步處理。判斷轉速脈沖累計是否達到設定的齒數參數，若未達到則持續累計轉速脈沖與高頻脈沖數，若達到則刷新頻率采集結果，并清除所有計數開始下一輪采集。此外，在當前輪采集結束時，將高頻脈沖計數值與轉速上下限參數進行比較，若轉速超過上限值則記為上限頻率，若轉速低于下限值則記為0Hz。

（三）方法優化

由于航空發動機的慣性很大，轉速的變化較為緩慢，相鄰轉速脈沖信號對應的高頻脈沖計數值不會產生過大的差異。當轉速調理電路出現異常干擾時，可能會導致調理后的轉速脈沖信號出現一個周期很小的方波，如圖4所示，這將導致所累計的高頻脈沖計數點數將少計一個正常轉速脈沖信號所對應的點數，使得轉速采集結果出現極大波動。為了進一步提高轉速采集的可靠性，本文同時采集每一個單獨的轉速脈沖信號所對應的高頻脈沖計數值，若出現上一個轉速脈沖信號對應的高頻脈沖計數值遠小于當前轉速脈沖信號對應的高頻脈沖計數值，則忽略上一個異常轉速脈沖信號對應的高頻脈沖計數，后續繼續正常采集。

四、FPGA仿真分析

本文對上述功能進行硬件可編程設計與仿真分析，得到以下結果。

（一）將轉速頻率信號設置為2000Hz，進行仿真。

由圖5可見，寄存器speed_reg的值為281256，即對于一輪采集，15個轉速頻率脈沖所對應采集到的高頻脈沖計數值為281256，根據公式（1）計算可得轉速信號頻率為1999.957Hz，與真實輸入的轉速信號的絕對偏差為0.002%，滿足航空發動機轉速控制系統的要求。

（二）將轉速頻率信號設置為199Hz，進行仿真。

由圖6可見，199Hz對應寄存器speed_reg的值為0，證明當轉速信號小于頻率采集下限200Hz時，頻率采集值記為0Hz，與設計相符。

（三）將轉速頻率信號設置為20001Hz，進行仿真。

由圖7可見，20001Hz對應寄存器speed_reg的值為28125，根據公式（1）計算可以得到轉速信號頻率為20000Hz，證明當轉速信號大于頻率采集上限20000Hz時，頻率采集值記為20000Hz，與設計相符。

（四）將轉速頻率信號設置出現異常高頻干擾，進行仿真。

圖8中設置的正常轉速信號為5000Hz，其中設置一個高頻干擾，干擾信號周期遠小于正常轉速信號周期。通過圖8，可以看到出現干擾信號前，轉速采集高頻脈沖點數為112502，根據公式（1）計算可以得到轉速信號頻率為4999.91Hz;當出現干擾信號，轉速采集高頻脈沖點數為112544，根據公式（1）計算可得轉速信號頻率為4998.0Hz;若未進行優化處理，則計數點數將為111043，計算可得轉速信號頻率為5065.6Hz?？梢妰灮椒軌驈乃惴ㄉ厢槍Ξ惓８哳l干擾進行濾除，防止轉速采集信號出現較大波動。

五、結束語

基于FPGA的轉速信號采集系統，實現了以下功能：

（一）能夠實現對發動機轉速傳感器信號的硬件調理，獲得相同頻率的標準方波信號輸入至FPGA進行處理;

（二）FPGA能夠減少CPU資源耗費，準確采集轉速信號頻率，最大誤差僅為0.002%。

（三）FPGA可以通過參數設置采集頻率范圍，當轉速小于頻率下限值時默認為0Hz，當大于頻率上限值時默認為上限值。

（四）能夠進一步提升可靠性，對于轉速脈沖信號出現異常高頻干擾時，通過FPGA濾去此干擾，避免干擾所導致的轉速采集結果大幅波動情況。

作者單位：廖曉宇? ? 黃新陽? ? 時培燕? ? 中國航空工業集團公司西安航空工業計算技術研究所

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