應(yīng)用QFN封裝的CMOS運算放大器芯片設(shè)計

陳 宏， 楊 樹， 郭 清， 劉 立

（浙江大學(xué)電氣工程學(xué)院，杭州 310027）

0 引 言

作為信息產(chǎn)業(yè)重要基礎(chǔ)的集成電路產(chǎn)業(yè)已成為現(xiàn)代制造業(yè)的重要組成部分，推動著國民經(jīng)濟的發(fā)展［1］。每個新一代集成電路的出現(xiàn)，總是以光刻所獲得的線寬為主要技術(shù)標(biāo)志，因而其關(guān)鍵部件、光刻膠、工藝參數(shù)等都成為近年來的研究熱點［2］。隨著科技水平的提高，市場需求的芯片集成化程度越來越高、體積越來越小、質(zhì)量越來越輕。增加電路的密度，使得一片芯片上集成了越來越多的電子元器件，賦予了芯片更高的性能和價值［3］。芯片制造過程主要包括電路設(shè)計、晶圓制造和芯片封裝測試，芯片在制造過程中離不開晶圓。在芯片的電路設(shè)計時需要考慮晶圓制造和芯片封裝的工藝要求，晶圓制造的過程和設(shè)備有關(guān)，封裝的功能主要是為芯片提供輸入輸出的電路通道，使芯片在印刷版電路中能夠通過管腳和電路中的其他元器件連接起來，實現(xiàn)印刷版電路的調(diào)試和測量。為了降低成本，須擴大晶圓的利用率，勢必要求生產(chǎn)線追求最大的利用率和產(chǎn)出［4］。減小芯片的尺寸，使晶圓上容納更多的芯片版圖是提高晶圓利用率的最直接的途徑，功率器件、運算放大器芯片在保證最佳工作性能的同時體積小的貼片封裝越來越受到市場歡迎。

芯片的封裝不同，對芯片電路設(shè)計的要求也不同。芯片封裝按照逐步復(fù)雜和高級的封裝形式分類，目前封裝外形可以分為SOT、SOP、QFN、QFP、BGA、FCQFN、FCBGA、WLCSP 等［5］。隨著單板上元器件的布局密度不斷地提高，芯片與芯片的間距以及芯片本身的引腳中心距也在進一步精細化，最具代表性的封裝就是QFN封裝［6］。在貼片式封裝中的方形扁平無引腳封裝（Quad Flat No-lead Package，QFN）因為管腳在底部完全沒有任何外延引腳，芯片體積小，能夠提高晶圓的利用率，降低芯片的制造成本，而且QFN 封裝的底部可以設(shè)置散熱焊盤，散熱好，提供的散熱性能恰好能夠滿足容易發(fā)熱的運算放大器需求。

本文設(shè)計運算放大器7 層折疊型QFN 封裝的16 μm×16 μm CMOS芯片版圖，集成度高，提高晶圓的利用率和產(chǎn)出。

1 QFN封裝

QFN封裝需要經(jīng)過磨片、劃片、裝片、焊線、包封、電鍍、打印、切割的流程：①磨片是對晶圓片進行減薄，方便封裝；②劃片是對晶圓上獨立功能的芯片切割分離；③裝片是把分離的芯片從晶圓上取出來，放到金屬框架載體上，通過銀漿進行連接；④焊線是使用自動焊接設(shè)備把芯片上的引腳連線端與框架上的管腳連接在一起；⑤包封是用自動注塑設(shè)備，通過高壓注塑的方式，把焊線好的芯片和金屬載體用環(huán)氧樹脂包裹并且固化，形成物理保護層；⑥電鍍是在金屬框架材質(zhì)上鍍錫，形成保護層，防止裸銅氧化；⑦打印是在環(huán)氧樹脂表面打印產(chǎn)品型號、批次和標(biāo)識；⑧切割是把芯片從條狀金屬框架載體上分割開，采用機械切割的方式，盡量減少切割的毛刺。完成以上步驟后的QFN封裝芯片底部如圖1 所示［7］。芯片周邊導(dǎo)電引腳電極均位于器件封裝底部，且封裝底部中央位置有一個大面積裸露焊盤用來散熱，圍繞大焊盤的封裝外圍兩邊有實現(xiàn)電氣連接的導(dǎo)電焊盤［8-9］。由于沒有引腳，這種方形扁平封裝的芯片占用的面積小，芯片的高度比較低，體積小，質(zhì)量輕。

圖1 QFN封裝的芯片底部

QFN封裝的芯片內(nèi)部引腳連線端和外部引線框架焊盤之間的路徑可以設(shè)計得足夠短，電路分布電阻很低，可以降低引腳間的自感應(yīng)系數(shù)［10］，具備非常卓越的電性能。在高密度電路板中廣泛使用，深受歡迎。由于其非常低的阻抗和自感，可滿足高速或微波電路的使用［11］。在運算放大器芯片工作時，常常因為發(fā)熱影響芯片的功能，但是QFN封裝的芯片底部一般都有一大塊焊盤作為散熱塊，底部焊盤直接釋放熱量，具有優(yōu)質(zhì)的散熱能力，因此QFN封裝特別適合大功率或電源類的控制芯片，隨著行業(yè)對其可靠性機理的認(rèn)知不斷深入，現(xiàn)在已經(jīng)逐漸地被應(yīng)用到工業(yè)類和醫(yī)療類電子產(chǎn)品中［12］。特別適合在對質(zhì)量、尺寸和性能都有苛刻要求的應(yīng)用環(huán)境中使用QFN 封裝的芯片［13］。QFN

封裝的芯片在電路板上的裝配可以通過電路板焊盤上涂刷焊錫膏，通過回流焊形成焊點和QFN封裝芯片的焊盤連接起來。

2 電路設(shè)計

2.1 設(shè)計原理

圖2 CMOS運算放大器的電路圖

由于CMOS場效應(yīng)管的低輸出功率和低柵氧擊穿電壓［14］，難以實現(xiàn)大功率輸出，為解決這個問題，在QFN封裝運算放大器的電路設(shè)計中，采用2 級放大的電路實現(xiàn)運算放大器的功能，設(shè)計QFN封裝運算放大器的原理圖如圖2 所示。圖2 中CMOS 運算放大器主要由3 部分組成：Ibias電流源與M8組成直流偏置級，為后面兩級放大電路提供直流偏置點；M1～M4與M5組成輸入級差分放大電路，M5在直流偏置級的作用下工作在飽和區(qū)，相當(dāng)于恒流源，M3與M4工作在飽和區(qū)，等同于偏置電流源，當(dāng)M2的柵源極電壓更大時，一開始M2的UDS與M1的UDS相等，隨M2的UGS增大，流過M2的IDS隨之增大，由于M4與M2處于串連關(guān)系，使得M4的UDS變大，M2的UDS變小，從而實現(xiàn)差分輸出，即M1與M2將差分電壓轉(zhuǎn)化為差分電流，M3與M4將差分電流轉(zhuǎn)換為差分電壓；M6、M7與Ce、CL組成輸出級放大電路，M7受直流偏置級的影響相當(dāng)于恒流源，當(dāng)輸入級差分輸出為高電平時，M6截止，輸出電壓為USS，當(dāng)輸入級差分輸出為低電平時，M6導(dǎo)通，差分輸出為UDD，從而實現(xiàn)運放的功能，Ce為M6的啟動提供偏置電壓，CL進行密勒補償。

2.2 版圖設(shè)計

CMOS工藝具有集成度高、成本低、工藝成熟、可靠性高、功耗低等優(yōu)點，并且易于與數(shù)字電路集成［15］，CMOS工藝的芯片結(jié)構(gòu)如圖3 所示［16］。

圖3 CMOS工藝芯片結(jié)構(gòu)

圖3中顯示了CMOS 工藝的芯片結(jié)構(gòu)，芯片結(jié)構(gòu)的制作過程有12 個步驟：①準(zhǔn)備襯底，采用熱氧化法進行初始氧化，可將襯底和高純度氧氣、氫氣暴露在高溫的氧化爐中，形成初始氧化層；②光刻和刻蝕，用酸溶液去除所有的光刻膠，使用離子注入的方式形成N阱或者P阱；③依次生長SiO2、沉積Si3N4、涂敷光刻膠，露出場區(qū)形成鳥嘴，除去Si3N4和SiO2、露出有源區(qū)；④用化學(xué)氣相淀積氮化硅，使用氫氟酸去除所有的氧化層并使用化學(xué)氣相沉積將氧化層和多晶硅沉積通過光刻形成柵極，除去NMOS 和PMOS 柵極區(qū)域的氧化層和多晶硅外的其余部分，形成多晶硅柵；⑤運用化學(xué)氣相淀積工藝生長介質(zhì)膜SiO2；⑥進行涂膠、刻蝕，水平表面的Si3N4 薄層被刻蝕，留下隔離墻，精確的保證源區(qū)和漏區(qū)的離子注入；⑦接觸孔形成工藝，目的是在所有硅的有源區(qū)形成金屬接觸；⑧形成可以提供互連的金屬端子，在電解質(zhì)上做1 層屏障，除去SiO2，重新沉淀金屬層；⑨進行涂膠、刻蝕，形成金屬互聯(lián)，需要時還進行沉積鈍化層；⑩進行涂膠、刻蝕，形成金屬過孔；○1 完成拋光；○12 蒸發(fā)厚金屬、涂膠光刻，做金屬掩膜。在圖3 中CMOS 芯片是將NMOS器件和PMOS 器件同時制作在1 個硅襯底上，CMOS芯片是多層布線，層間采用金屬通孔互連［16］。

設(shè)計時需要考慮版圖布局和MOS管的端口連接，達到體積小、集成度高、電路分布符合QFN 封裝的要求，分成2 個步驟設(shè)計。第一是設(shè)計PMOS 管和NMOS管。為了得到更小的CBD、更小的芯片面積、更好的集成度和更好的導(dǎo)通區(qū)分布均勻度，設(shè)計了如圖4所示折疊型MOS 管的版圖。在圖4 中的版圖層包括左邊PMOS管和右邊NMOS管的折疊式版圖。第二是設(shè)計運算放大器的版圖。由于M3、M4、M6的源極均連接在UDD，所以將3 個PMOS 并排連接在一起，對于M1與M2，M5、M7與M8同理。由于未經(jīng)過精確計算，無法得出密勒補償電容的具體大小，所以將其置于外邊沿，若確定其具體大小，可根據(jù)具體情況進行調(diào)整。為了對直流工作點進行調(diào)整，Ibias采用外部接入的方式，如圖5 所示。

圖4 折疊形MOS管版圖

圖5 運算放大器的版圖

在圖5 中，運算放大器的電路第1 級運放實現(xiàn)高增益，第2 級運放增加輸出幅度，在第1 級和第2 級之間加入密勒電容補償相位裕度。其中電容的設(shè)計可以是2 個金屬層、2 個多晶硅層，或者1 個多晶硅和1 個金屬層的版圖設(shè)計。構(gòu)成電流鏡的M5、M7、M8也應(yīng)在版圖設(shè)計時盡可能靠近，避免由于工藝原因帶來的性質(zhì)差異，保證兩級放大電路有相同的增益，繪制的版層包括N阱、有源層、N 植入層、P 植入層、多晶硅層、接觸層和金屬層I，共7 層。按照QFN 封裝的設(shè)計把引腳安排在4 周，縮短引線的長度，減小版圖的尺寸，實現(xiàn)16 μm×16 μm的版圖設(shè)計，體積小，集成度高，節(jié)省制造成本。

3 測試結(jié)果

集成電路需要經(jīng)過長達2 ～3 個月CMOS 工藝流程時間才能制成成品，如果因為設(shè)計不合理造成成品不能正常工作，在時間和原材料上都是極大的浪費。所以設(shè)計好的版圖進行CMOS 工藝的設(shè)計規(guī)則測試，可以避免由于短路、斷路造成的電路失效和容差等問題造成功率器件集成電路成品的質(zhì)量缺陷。

設(shè)計規(guī)則檢查（Design Rule Check，DRC）的內(nèi)容由版圖涉及到的版圖層決定，設(shè)計規(guī)則包括走線最小寬度、同一版層的最小間距、不同版層的最小距離、版層的最小面積、版圖分布的最小密度等等，沒有用到的版層可以不在DRC 檢查的項目中。CMOS 運算放大器的DRC項目如圖6 所示。

圖6 設(shè)計規(guī)則檢查的內(nèi)容

在圖6 中的設(shè)計規(guī)則是設(shè)計人員與工藝人員之間的協(xié)議，版圖設(shè)計必須無條件服從的準(zhǔn)則，圖中的WIDTH是工藝極限的最小寬度，Spacing 是多邊形的最小間距，Overlap 是多邊形相互重疊的最小尺寸，density是最小密度，要求每層版的密度均衡，防止過重的版層塌陷、短路。按照CMOS 工藝制造的設(shè)計規(guī)則要求測試了圖5 的運算放大器電路版圖，檢查結(jié)果如圖7 所示。設(shè)計規(guī)則檢查的結(jié)果是0 錯誤，設(shè)計的版圖沒有出現(xiàn)違反DRC的錯誤項。

圖7 DRC結(jié)果

根據(jù)測試結(jié)果可以看出，這個運算放大器的電路和版圖設(shè)計通過了DRC 檢查，說明這個基于QFN 封裝的7 層折疊型CMOS運算放大器符合芯片制造的工藝要求，電性能好，能夠在芯片制造工藝過程和芯片實際工作中確保電路和版圖的質(zhì)量，可以在電子設(shè)備中實現(xiàn)QFN封裝CMOS運算放大器的電氣性能。

4 結(jié) 語

芯片制造過程從芯片的電路設(shè)計開始，到晶圓制造、封裝測試，完成成品檢查后才能出貨、銷售，芯片電路設(shè)計需要考慮晶圓制造和芯片封裝的工藝要求，晶圓制造的過程和設(shè)備有關(guān)，封裝主要是為芯片提供輸入輸出的電路通道，使芯片在印刷版電路中能夠通過管腳和電路中的其他元器件連接起來，實現(xiàn)印刷版電路上的調(diào)試和測量。基于QFN 封裝的CMOS 運算放大器的電路和版圖設(shè)計為了提高晶圓的利用率和產(chǎn)出，利用QFN封裝芯片體積小、質(zhì)量輕的特點，設(shè)計兩級放大的MOS 管電路實現(xiàn)大功率輸出，設(shè)計折疊式MOS管的7 層版圖在16 μm×16 μm的面積中實現(xiàn)運算放大器的功能，采用QFN封裝增大散熱面積保證運算放大器正常工作時能夠及時散熱，不僅有效提高晶圓利用率、提高芯片的產(chǎn)出，而且降低芯片生產(chǎn)成本，具有重要的工程實踐意義。這種利用貼片封裝設(shè)計芯片的技術(shù)解決芯片制造的實際工程問題、提高生產(chǎn)力的科學(xué)方法，對于我國現(xiàn)階段和未來在芯片制造產(chǎn)業(yè)和供應(yīng)鏈中的各個環(huán)節(jié)中實現(xiàn)逐步創(chuàng)新、提高自主生產(chǎn)能力、提高產(chǎn)品質(zhì)量，具有重要的創(chuàng)新價值和示范意義。