應(yīng)用VHDL語(yǔ)言設(shè)計(jì)數(shù)字電路

摘要: 本文簡(jiǎn)要講述了VHDL語(yǔ)言的特點(diǎn)、基本結(jié)構(gòu)和設(shè)計(jì)流程，通過(guò)實(shí)例“24進(jìn)制計(jì)數(shù)器”介紹了在MAX+plusⅡ環(huán)境下運(yùn)用VHDL語(yǔ)言設(shè)計(jì)實(shí)際電路的具體方法和步驟。

關(guān)鍵詞: VHDL數(shù)字電路設(shè)計(jì)流程

VHDL是超高速集成電路硬件描述語(yǔ)言(Very High Speed Integrated circuit Hardware Description Language)的英文縮寫。它的開發(fā)始于美國(guó)國(guó)防部1981年的超高速集成電路計(jì)劃，其目的是為了給出一種與工藝無(wú)關(guān)的、支持大規(guī)模系統(tǒng)設(shè)計(jì)的標(biāo)準(zhǔn)方法和手段。通過(guò)不斷的發(fā)展和完善，VHDL于1987年成為IEFE的一種標(biāo)準(zhǔn)語(yǔ)言。VHDL是一種面向設(shè)計(jì)的、多領(lǐng)域、多層次的IEEE標(biāo)準(zhǔn)硬件描述語(yǔ)言，是目前十分流行的硬件描述工具，并且被大多數(shù)EDA工具支持。

1.VHDL的特點(diǎn)

1.1功能強(qiáng)大。與其它的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的描述能力和語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔的源代碼描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后直接生成電路級(jí)描述。

1.2系統(tǒng)硬件描述能力強(qiáng)。VHDL具有豐富的數(shù)據(jù)類型、豐富的仿真語(yǔ)句和庫(kù)函數(shù)，它在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)功能的可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。

1.3設(shè)計(jì)與工藝無(wú)關(guān)。用VHDL進(jìn)行硬件電路設(shè)計(jì)時(shí)，我們并不需要首先考慮選擇完成設(shè)計(jì)的器件。VHDL的硬件描述與具體的工藝和硬件結(jié)構(gòu)無(wú)關(guān)，因此VHDL設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍。

1.4設(shè)計(jì)方法靈活，易于修改。VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，大多數(shù)EDA工具都支持VHDL。在硬件設(shè)計(jì)過(guò)程中，用VHDL語(yǔ)言編寫的源程序便于管理，VHDL易讀、結(jié)構(gòu)模塊化、方便修改、交流和保存。

1.5支持廣泛，移植能力強(qiáng)。VHDL是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，在電子設(shè)計(jì)領(lǐng)域?yàn)楸姸嗟腅DA工具支持，因此移植能力好。

2.VHDL的基本結(jié)構(gòu)

完整的VHDL程序一般由庫(kù)、實(shí)體、結(jié)構(gòu)體三個(gè)最基本的部分構(gòu)成。

2.1庫(kù)(Library)。在庫(kù)內(nèi)存放了可被其他VHDL程序調(diào)用的數(shù)據(jù)定義、器件說(shuō)明、程序包等資源，庫(kù)的種類很多，在安裝元件庫(kù)的目錄下有VHDL87或VHDL93文件夾，里面包括IEEE、Altera、IPM、STD四個(gè)庫(kù)。

2.2實(shí)體(Entity)。它僅定義設(shè)計(jì)模塊輸入/輸出信號(hào)，不涉及模塊內(nèi)部邏輯功能的實(shí)現(xiàn)。

2.3結(jié)構(gòu)體(Architectrue)。它描述設(shè)計(jì)模塊的邏輯功能，結(jié)構(gòu)體必須和實(shí)體相聯(lián)系，確定實(shí)體定義的輸入與輸出信號(hào)的邏輯關(guān)系，一個(gè)設(shè)計(jì)實(shí)體可以有多個(gè)結(jié)構(gòu)體。

3.VHDL的設(shè)計(jì)流程

在VHDL的設(shè)計(jì)過(guò)程中，我們采用自頂向下的方法，首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分，其次對(duì)各模塊進(jìn)行設(shè)計(jì)并仿真，再次綜合進(jìn)行門級(jí)仿真，如果沒(méi)有錯(cuò)誤即可下載，最后實(shí)現(xiàn)電路。用VHDL設(shè)計(jì)數(shù)字系統(tǒng)的流程如下:

輸入源程序→編譯源程序→仿真→綜合→門級(jí)仿真→物理設(shè)計(jì)→時(shí)序仿真

4.VHDL的應(yīng)用實(shí)例——24進(jìn)制計(jì)數(shù)器

我們可以通過(guò)MAX+Plusll平臺(tái)的編譯、仿真，得到仿真波形圖(圖1)，在仿真無(wú)誤的情況下，編程下載到器件芯片(圖2)。

24進(jìn)制計(jì)數(shù)器VHDL程序描述如下:

通過(guò)以上實(shí)例，我們可以看到，VHDL語(yǔ)言具有良好的電路行為描述能力和系統(tǒng)描述能力，利用VHDL語(yǔ)言設(shè)計(jì)數(shù)字電路更為靈活方便，設(shè)計(jì)周期也大大減小。目前，國(guó)際上用VHDL進(jìn)行系統(tǒng)邏輯設(shè)計(jì)成為流行方式，學(xué)會(huì)VHDL及其設(shè)計(jì)方法也是新的潮流。VHDL將成為數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中所有技術(shù)人員必須掌握的一種語(yǔ)言。

參考文獻(xiàn):

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[2]江冰.電子技術(shù)基礎(chǔ)及應(yīng)用.北京機(jī)械工業(yè)出版社，2001.