基于CPLD與單片機技術設計的DDS頻率合成器電路

【摘要】利用高集成度的CPLD器件和方便靈活的單片機控制電路設計的DDS頻率合成器電路克服了傳統頻率合成技術的不足，具有高速頻率切換、高頻率穩定度、相位變化連續的優點，廣泛應用于廣播通信領域。

【關鍵詞】DDS工作原理；系統設計與實現

一、DDS的基本工作原理

DDS的基本原理是通過定量采樣，查表的方式產生波形。實質為通過系統時鐘（參考頻率）進行對相位的間隔可控采樣。DDS電路由數控振蕩器、數/模數轉換器和低通濾波器3個部分構成。其中數控振蕩器由相位累加器和查詢ROM構成，N位加法器和N位累加寄存器級聯構成相位累加器。相位累加器輸出的數據被用作查詢ROM（波形存儲器）的相位取樣地址，經查詢表ROM（波形存儲器）可得出波形抽樣值，進行相位到幅度的轉換，之后數模轉換器將波形的數字量幅度轉化為模擬量的頻率。低通濾波器濾除不需要的高次取樣諧波分量，得到頻譜純凈的波形信號。DDS工作原理框圖如圖1所示：

圖1 DDS工作基本原理

每個參考時鐘周期fc到來后，控制字K在相位累加器內與N位累加寄存器的參考頻率相位相加，相加結果的高M位作為ROM查詢表的地址，低N位作為反饋值與下一個時鐘周期fc到來后的控制字K相加。每個時鐘周期fc到來后頻率控制字K被累加一次，合成信號的相位就是相位累加器輸出的數據，通過改變相位控制字K，就可以得到輸出頻率fout，頻率控制字K和輸出頻率fout關系為：

fout=Kfc/2N，其中N作為相位累加器的位數，fc為相位累加器的時鐘頻率。

二、系統的設計

整個系統電路由單片機控制部分、DDS通道電路部分、信號波形緩沖調整部分組成。電路框圖如圖2所示：

圖2 系統設計框圖

電路設計采用AT89C2051單片機作為控制器電路，AT89C2051本身帶有2K字節的可編程可擦除EPROM存儲器，用于存儲數據和指令程序。由單片機、驅動放大電路74HC245和8位撥碼開關組成頻率控制電路。通過撥碼開關的通斷5V上拉電阻來確定頻率控制字的數碼，系統采用中斷查詢的方式接收通過撥碼開關輸入的頻率預置數值。AT89C2051單片機根據撥碼開關預置數來計算需要輸出的頻率控制字，當單片機AT89C205上電后將產生新的DDS控制字信號。使用8MHZ晶體作為單片機AT89C2051的工作時鐘頻率。

CPLD器件為ALTERA公司的FLEX10K系列器件，實現DDS通道電路的相位累加器、數據總線控制和地址總線控制。地址總線控制和數據總線控制根據系統工作狀態的不同，對系統的地址總線、數據總線以及控制線進行切換。DDS通道電路的信號合成由相位累加器、地址總線控制器、數據總線控制器與AT89C2051單片機中的EEPROM組成。作為DDS通道電路系統運轉關鍵的相位累加器的設計優異決定了整個系統功能實現的好壞，相位累加器是一個具有反饋功能的32位加法器，加法器使用流水線技術實現，將輸出數據和單片機送來的頻率控制字進行連續相加，輸出32位有規律的相位地址碼。為了保證系統的高速運行，降低存儲器之間的傳輸時延，在組合邏輯之間設計加入了觸發器。32位相位加法器設計原理如圖3所示：

圖3 加法器設計原理

輸出信號調整電路由數/模轉換器、緩沖放大器和濾波器構成。數/模轉換器采用AD公司的12位輸入的AD9713，緩沖放大電路采用LM5111。輸出信號調整電路為電流反饋的放大電路，數/模轉換器輸出的電流轉化為電壓，通過運算放大器的反饋電阻RF的電流決定LM5111輸出的電壓幅度，經LM5111整形和低通濾波器濾波后后輸出約5V左右的方波信號。

三、系統加載實現

單片機上電自檢結束后，進行系統的參考波形數據加載。數據總線和地址總線將控制權交給單片機，單片機的EEPROM處于“寫”狀態，幾毫秒后將參考波形頻率數據fc寫入EEPROM，隨著加載波形數據結束，系統進入信號頻率合成。單片機將查詢到的頻率預置值計算成頻率控制字，然后送入相位累加器。每一個時鐘周期fc到來后在相位累加器中進行相位累加，每次累加后作為地址去尋址查表ROM，直至讀出與復合地址要求對應的波形幅度后，將相位信號依次送至輸出調整電路。

四、結束語

采用單片機和CPLD器件結合的方法來設計DDS頻率合成技術比傳統的合成方式顯著地提高了系統性能，同時由于該方式具有很大的靈活性，方便的人機對話功能，可以方便的滿足不同用戶的需要，因此采用這種合成方式將會有很好的應用開發前景。同時，我們也應該注意到由于DDS數字直接合成的固有特點，導致輸出信號頻譜雜散較大，隨著合成信號的輸出頻率升高，雜散表現得越大，進而限制了輸出信號的頻率范圍。因此，我們在設計過程中應盡量減小能夠引起雜散的各種因素，采用能夠有效降低輸出雜散的技術，從而使開發出的DDS系統性能更加優良。